CPU의 작동 원리(폰 노이만 구조)

폰 노이만 구조는 중앙처리장치(CPU), 기억장치, 입출력장치라는 세 가지 핵심 구성 요소로 이루어져 있으며, 이들 사이의 데이터 흐름은 버스를 통해 이루어진다.

데이터와 명령어는 모두 이진수 형태로 동일한 기억장치에 저장된다. 이는 프로그램 내장 방식의 핵심이다. 작동 시, CPU는 기억장치에서 명령어를 인출하여 해석하고, 필요한 경우 데이터를 기억장치에서 읽거나 쓴다. 데이터의 흐름은 단방향 순차적이지 않으며, 실행 과정에 따라 CPU, 기억장치, 입출력장치 사이를 왕복한다. 예를 들어, 계산 결과를 저장하거나 사용자 입력을 기다리는 경우가 이에 해당한다.

구성 요소 간의 상호작용과 데이터 경로는 다음과 같은 표로 요약할 수 있다.

이 구조에서 버스는 데이터 버스, 주소 버스, 제어 버스로 구분된다. 데이터 버스는 실제 데이터나 명령어를 운반하고, 주소 버스는 메모리나 입출력 장치의 특정 위치를 지정하며, 제어 버스는 읽기/쓰기 등의 동작 신호를 전달한다. 모든 데이터 이동은 이 세 가지 버스를 통해 엄격하게 제어된다.

폰 노이만 구조의 핵심 혁신은 프로그램 내장 방식을 도입한 것이다. 이 방식은 컴퓨터가 처리해야 할 명령어와 그 명령어가 처리할 데이터를 모두 주기억장치(메모리)에 저장하여 동일한 방식으로 접근한다. 이는 프로그램을 변경하려면 물리적인 회로 배선을 다시 해야 했던 초기 컴퓨터와 근본적으로 구분되는 특징이다.

구체적으로, 중앙처리장치(CPU)는 메모리에서 명령어를 순차적으로 읽어와(인출) 그 의미를 해석(해석)한 후 실행한다. 명령어와 데이터는 모두 이진수로 표현되며, 메모리 상에 나란히 저장된다. 이로 인해 CPU는 명령어인지 데이터인지 구분하지 않고 메모리에서 값을 읽어오기만 하므로, 제어장치는 읽어온 값이 명령어라는 것을 전제로 동작한다. 프로그램의 흐름은 특별한 점프 명령어에 의해 변경될 수 있다.

이 방식의 가장 큰 장점은 범용성과 유연성이다. 하드웨어의 물리적 변경 없이 메모리에 저장된 프로그램만 교체하면 컴퓨터가 완전히 다른 작업을 수행할 수 있다. 이는 컴퓨터를 단일 목적의 계산기에서 다양한 문제를 해결할 수 있는 범용 기계로 변모시켰다. 또한, 프로그램 자체가 데이터처럼 취급되므로, 프로그램이 다른 프로그램을 생성하거나 수정하는 것도 가능해졌다.

이러한 설계는 현대의 거의 모든 디지털 컴퓨터의 기본 원리가 되었다. 다만, 명령어와 데이터가 동일한 버스를 통해 전송되기 때문에 발생하는 폰 노이만 병목 현상은 이 구조의 근본적인 한계로 지적된다.

산술논리연산장치(ALU)는 중앙처리장치(CPU)의 핵심 구성 요소 중 하나로, 이름 그대로 모든 산술 연산과 논리 연산을 실제로 수행하는 회로 블록이다. 덧셈, 뺄셈, 곱셈, 나눗셈과 같은 기본적인 산술 연산과 AND, OR, NOT, XOR과 같은 논리 연산, 그리고 비트 시프트(shift)와 비교 연산 등을 담당한다. ALU는 제어장치(CU)로부터 받은 제어 신호에 따라 특정 연산을 선택하고, 레지스터나 캐시 메모리로부터 제공된 데이터(피연산자)를 입력받아 연산을 수행한 후 그 결과를 출력한다.

ALU의 내부 구조는 수행하는 연산의 종류에 따라 여러 개의 기능 단위로 구성된다. 예를 들어, 덧셈기, 보수기, 시프터, 논리 연산 회로 등이 있으며, 이들은 멀티플렉서 등을 통해 선택적으로 활성화된다. ALU는 연산 결과와 함께 여러 가지 상태 플래그를 생성하는데, 이 플래그는 이후의 명령어 실행 흐름을 결정하는 데 중요한 역할을 한다. 대표적인 상태 플래그로는 연산 결과가 0인지를 나타내는 제로 플래그(ZF), 연산 결과에서 올림수나 빌림수가 발생했는지를 나타내는 캐리 플래그(CF), 연산 결과가 음수인지를 나타내는 사인 플래그(SF) 등이 있다.

초기의 컴퓨터는 각 연산마다 별도의 전용 회로를 두었지만, 현대의 ALU는 하나의 집적 회로에 통합되어 매우 복잡하고 다양한 연산을 고속으로 처리한다. ALU의 성능, 예를 들어 한 번에 처리할 수 있는 데이터의 비트 수(32비트, 64비트 등)나 클럭 당 수행할 수 있는 연산의 종류와 복잡성은 CPU의 전체적인 연산 능력을 직접적으로 결정하는 핵심 요소이다.

제어장치(Control Unit, CU)는 CPU의 핵심 구성 요소 중 하나로, 프로그램 카운터(PC)가 가리키는 메모리 주소에서 명령어를 인출하고, 그 명령어를 해석하여 CPU 내 다른 모든 구성 요소의 동작을 지시하고 조율하는 역할을 담당한다. 폰 노이만 구조에서 프로그램 실행의 흐름을 통제하는 '두뇌' 또는 '지휘자'에 비유된다.

제어장치는 인출된 명령어의 연산 코드(Opcode)를 해석하여, 해당 연산을 수행하기 위해 필요한 제어 신호들을 생성하고 순서에 맞게 발행한다. 이 제어 신호들은 산술논리연산장치(ALU)에게 수행할 연산의 종류를 알리고, 레지스터나 메모리에게 데이터를 읽거나 쓸 타이밍을 지시하며, 버스의 방향을 제어한다. 예를 들어, '두 수를 더하라'는 명령어를 실행하기 위해 제어장치는 첫 번째 피연산자를 가져오고, 두 번째 피연산자를 가져오며, ALU에 덧셈 연산을 지시한 후, 그 결과를 지정된 레지스터에 저장하라는 일련의 제어 신호를 생성한다.

제어장치의 구현 방식에는 크게 두 가지가 있다. 하나는 하드웨어적으로 모든 제어 신호의 순서와 로직이 설계된 하드와이어드 제어 장치이며, 다른 하나는 마이크로프로그램이라는 저수준 코드를 제어 메모리에 저장해 실행하는 마이크로프로그램 제어 장치이다. 전자는 속도가 빠르지만 설계 변경이 어렵고, 후자는 유연성이 높지만 상대적으로 속도가 느리다는 특징이 있다. 현대의 CPU는 성능 최적화를 위해 두 방식을 혼합하거나, 매우 복잡한 하드와이어드 제어 장치를 사용하는 경우가 많다.

레지스터는 CPU 내부에 위치한, 극히 소량의 데이터를 고속으로 임시 저장하는 초소형 메모리 장치이다. 주기억장치(RAM)보다 훨씬 빠른 속도를 가지지만, 그 용량은 매우 제한적이다. 레지스터의 주요 목적은 CPU가 현재 처리 중인 명령어와 데이터를 즉시 접근할 수 있게 하여 연산 속도를 극대화하는 것이다. 각 레지스터는 특정한 역할을 가지며, 그 크기는 CPU의 아키텍처에 따라 32비트, 64비트 등으로 정해진다.

레지스터는 그 용도에 따라 여러 종류로 구분된다. 가장 핵심적인 레지스터들은 다음과 같다.

이러한 레지스터들은 제어장치(CU)의 지시에 따라 서로 협력하며 데이터를 이동시키고, 산술논리연산장치(ALU)에 피연산자를 제공하며, 실행 순서를 제어한다. 예를 들어, 한 명령어의 실행 사이클은 프로그램 카운터가 가리키는 주소에서 명령어를 명령어 레지스터로 가져오는 것으로 시작한다. 현대 CPU는 성능 향상을 위해 더 많은 수의 범용 레지스터를 포함하는 경우가 많다.

명령어 처리 과정의 첫 번째 단계인 인출 단계에서는, CPU가 다음에 실행할 명령어를 주기억장치(메인 메모리)로부터 가져온다.

이 과정은 프로그램 카운터(PC)라는 특수 레지스터가 가리키는 메모리 주소에서 시작된다. 프로그램 카운터는 항상 다음에 실행할 명령어의 주소를 저장하고 있다. 제어 장치가 프로그램 카운터의 값을 메모리 주소 버스를 통해 메모리로 보내면, 메모리는 해당 주소에 저장된 명령어를 데이터 버스를 통해 CPU로 전송한다. 명령어가 CPU에 도착하면, 일반적으로 명령어 레지스터(IR)에 일시적으로 저장된다.

인출이 완료되면, 프로그램 카운터는 자동으로 증가하여 다음 명령어의 주소를 가리키도록 업데이트된다. 증가하는 값은 명령어의 길이(예: 32비트 아키텍처에서는 일반적으로 4바이트)에 따라 결정된다. 이렇게 함으로써, 다음 인출 사이클에서는 자연스럽게 그 다음 순서의 명령어를 가져올 수 있다. 인출 단계는 메모리 접근 시간에 크게 의존하기 때문에, 캐시 메모리의 존재가 이 단계의 성능을 크게 좌우한다.

명령어 해석 단계는 인출(Fetch) 단계에서 가져온 기계어 명령어를 제어장치(CU)가 이해할 수 있는 신호로 변환하는 과정이다. 이 단계에서 명령어 레지스터(IR)에 저장된 명령어는 명령어의 종류와 필요한 피연산자를 결정하기 위해 분석된다.

대부분의 명령어는 연산 코드(Opcode)와 오퍼랜드(Operand)로 구성된다. 연산 코드(Opcode)는 수행할 연산의 종류(예: 덧셈, 뺄셈, 데이터 이동)를 지정하고, 오퍼랜드(Operand)는 연산에 사용될 데이터의 위치(예: 레지스터 주소, 메모리 주소, 상수값)를 나타낸다. 제어장치는 이 명령어를 해독하여, 다음 실행(Execute) 단계에서 산술논리연산장치(ALU)나 다른 유닛에게 어떤 동작을 지시해야 하는지 결정한다.

해석 과정은 명령어의 형식에 따라 다르게 진행된다. 예를 들어, 두 개의 레지스터 값을 더하라는 명령어를 해독하면, 제어장치는 ALU에 덧셈 연산을 설정하고, 필요한 두 레지스터로부터 데이터를 읽어오도록 제어 신호를 생성한다. 만약 명령어가 메모리에서 데이터를 로드하라는 내용이라면, 해당 메모리 주소를 계산하고 메모리 컨트롤러에 접근 요청을 준비하는 신호를 생성한다. 이렇게 생성된 제어 신호는 CPU 내부의 데이터 경로를 구성하여 실행 단계가 올바르게 수행되도록 한다.

명령어 처리 과정의 세 번째 단계인 실행 단계에서는, 제어장치가 해석 단계에서 생성된 제어 신호를 바탕으로 실제 연산이나 동작을 수행한다. 이 단계의 핵심 구성 요소는 산술논리연산장치이다.

실행 단계에서 수행되는 작업은 명령어의 종류에 따라 크게 나뉜다. 산술논리연산장치는 레지스터나 캐시 메모리에서 가져온 데이터를 사용해 덧셈, 뺄셈, 논리합(OR), 논리곱(AND), 시프트(shift) 등의 연산을 수행한다. 데이터 이동 명령어의 경우, 제어장치의 지시에 따라 메모리와 레지스터 사이, 또는 레지스터 간에 데이터를 전송한다. 조건 분기 명령어를 실행할 때는, 조건이 참인지 검사하여 다음에 실행할 명령어의 주소를 프로그램 카운터에 설정하는 작업이 이루어진다.

실행 결과는 일반적으로 임시로 누산기 같은 레지스터에 저장되거나, 다음 단계인 쓰기 단계를 위해 준비된다. 연산 과정에서 발생하는 오버플로우나 제로 플래그 같은 상태 정보는 상태 레지스터에 기록되어, 후속 조건 명령어들의 실행 흐름을 결정하는 데 사용된다.

실행 단계가 완료되면, 명령어 처리 과정의 마지막 단계인 쓰기 단계가 수행된다. 이 단계에서는 산술논리연산장치에서 계산된 결과나 메모리에서 읽어온 데이터를 적절한 목적지에 저장한다.

결과를 저장하는 목적지는 명령어의 종류에 따라 다르다. 가장 일반적인 경우는 레지스터 파일 내의 특정 레지스터에 결과값을 기록하는 것이다. 예를 들어, 두 레지스터 값을 더하는 연산의 결과는 지정된 목적지 레지스터에 쓰여진다. 다른 경우로는 메모리에 데이터를 저장하는 명령어가 있으며, 이때는 계산된 메모리 주소에 결과값을 쓴다.

쓰기 단계가 정상적으로 완료되면, 하나의 명령어 사이클이 종료된다. 이후 프로그램 카운터는 다음에 실행할 명령어의 주소를 가리키게 되고, 이 주소를 기반으로 새로운 인출 단계가 시작되며 이 과정이 반복된다. 모든 명령어가 이 네 단계(인출, 해석, 실행, 쓰기)를 거쳐 순차적으로 처리되는 것이 폰 노이만 구조 하에서의 기본적인 CPU 작동 방식이다.

멀티코어 프로세서는 하나의 프로세서 패키지 내에 두 개 이상의 독립적인 CPU 코어를 통합한 마이크로프로세서이다. 각 코어는 개별적인 산술논리연산장치, 제어장치, 레지스터 세트를 가지며, 명령어를 독립적으로 실행할 수 있다. 이는 단일 코어의 클럭 속도를 극한까지 높여 성능을 향상시키는 데 한계가 있던 상황에서 등장한 대안적 접근법이다. 멀티코어 설계는 동시에 여러 작업을 처리하거나 하나의 작업을 여러 부분으로 나누어 병렬로 처리함으로써 전체적인 처리 성능과 효율성을 높인다.

멀티코어 프로세서의 등장은 무어의 법칙이 예측하는 트랜지스터 집적도의 증가를 활용하면서도, 단일 코어의 클럭 속도와 전력 소비, 발열 문제를 극복하기 위한 필연적인 결과였다. 일반적인 구현 방식으로는 대칭형 다중 처리(SMP)가 있으며, 모든 코어가 메모리와 입출력 버스 등의 시스템 자원을 공유하고 동등한 권한을 가진다. 운영체제는 각 코어를 별개의 논리적 프로세서로 인식하여 스레드나 프로세스를 분배한다.

멀티코어의 효과를 최대화하기 위해서는 소프트웨어 측면의 지원이 필수적이다. 멀티스레딩이나 병렬 프로그래밍 기법을 활용하여 작성된 소프트웨어는 여러 코어에 작업을 분산시켜 성능 향상을 이끌어낼 수 있다. 코어 수가 증가함에 따라, 코어 간의 통신과 공유 메모리 접근에 따른 오버헤드, 그리고 작업 부하를 효율적으로 분배하는 문제가 중요한 과제로 대두되었다.

멀티코어 기술의 발전은 이종 다중 처리(Heterogeneous Multi-Processing)로 이어졌다. 이는 고성능 코어와 고효율 코어를 하나의 프로세서에 혼합 배치하여, 작업량에 따라 적절한 코어를 동적으로 할당함으로써 성능과 전력 효율을 균형 있게 관리하는 방식이다. 이는 특히 모바일 장치의 시스템 온 칩(SoC)에서 널리 채택되었다.

폰 노이만 구조의 핵심 설계 원리인 '프로그램 내장 방식'과 '단일 데이터 버스'는 현대 CPU의 성능 향상에 근본적인 한계를 초래한다. 이 한계는 폰 노이만 병목 현상 또는 폰 노이만 병목으로 불리며, 메모리와 프로세서 사이의 데이터 전송 속도 차이에서 비롯된다. 프로세서의 연산 속도는 무어의 법칙에 따라 급격히 증가했지만, 메모리의 접근 속도는 이를 따라잡지 못해 프로세서가 데이터를 기다리는 대기 시간이 발생하게 되었다.

이 병목 현상은 주로 두 가지 경로에서 나타난다. 첫째는 메모리 버스의 대역폭 한계이다. CPU와 주기억장치(RAM)를 연결하는 통로의 폭이 제한되어 있어, 한 번에 전송할 수 있는 데이터 양에 물리적 한계가 존재한다. 둘째는 메모리 지연 시간(Latency) 문제이다. CPU가 데이터를 요청한 시점부터 실제 데이터를 받을 때까지 걸리는 시간이 상대적으로 길다. 이 지연 시간 동안 CPU는 유휴 상태에 머물며 성능 손실을 겪게 된다.

이 문제를 완화하기 위해 여러 가지 기술이 개발되어 적용되었다. 가장 대표적인 것이 캐시 메모리의 도입이다. 자주 사용하는 데이터를 CPU 코어 근처에 고속의 소형 메모리로 저장해 접근 시간을 단축한다. 또한, 명령어 파이프라이닝과 비순차적 명령어 처리(Out-of-Order Execution) 기술을 통해 CPU가 데이터를 기다리는 동안 다른 명령어를 처리하도록 하여 유휴 시간을 최소화한다. 더 근본적인 대안으로는 폰 노이만 구조와 다른 패러다임을 사용하는 병렬 컴퓨팅, GPU(그래픽 처리 장치)의 활용, 그리고 메모리 내 처리(Processing-in-Memory, PIM)와 같은 새로운 컴퓨팅 아키텍처에 대한 연구가 활발히 진행되고 있다[4].