ALU

산술 연산 유닛은 ALU의 핵심 구성 요소로서, 덧셈과 뺄셈 같은 기본적인 수학적 계산을 수행한다. 이 유닛의 설계는 주로 이진수 체계를 기반으로 하며, 가산기 회로가 그 중심을 이룬다. 가산기는 반가산기와 전가산기를 조합하여 다중 비트 연산을 가능하게 한다. 뺄셈 연산은 일반적으로 2의 보수 표현법을 사용하여 덧셈 회로로 구현된다[1]. 이 외에도 곱셈과 나눗셈 연산을 지원하는 경우도 있으나, 고성능 프로세서에서는 별도의 전용 유닛으로 분리되는 경향이 있다.

산술 연산 유닛이 처리하는 주요 연산은 다음과 같다.

성능과 복잡도의 균형을 맞추기 위해, 현대의 산술 연산 유닛은 다양한 최적화 기법을 적용한다. 예를 들어, 캐리 예측 가산기는 연산 지연 시간을 줄이고, 부스 알고리즘은 곱셈 연산의 속도를 향상시킨다. 또한, 파이프라이닝 기술을 도입하여 여러 연산을 겹쳐 실행함으로써 전체적인 처리량을 높인다. 이러한 설계 선택은 지연 시간, 전력 소모, 그리고 집적 회로의 면적 간의 트레이드오프 관계에 따라 결정된다.

논리 연산 유닛은 ALU의 핵심 구성 요소 중 하나로, 비트 단위의 논리 연산을 수행하는 회로 블록이다. 산술 연산 유닛이 덧셈, 뺄셈 등의 수치 계산을 담당한다면, 논리 연산 유닛은 부울 대수에 기반한 논리적 판단과 데이터 조작 기능을 제공한다. 이 유닛의 출력은 순수히 입력값의 논리적 조합에 의해 결정되며, 일반적으로 캐리(carry)나 오버플로우(overflow)와 같은 상태 정보를 생성하지 않는다.

주요 연산으로는 AND, OR, NOT, XOR(배타적 논리합), NAND, NOR 등이 포함된다. 이러한 기본 연산들은 간단한 논리 게이트(AND 게이트, OR 게이트 등)의 조합으로 구현된다. 예를 들어, 두 개의 n비트 입력 데이터 A와 B에 대해 AND 연산을 수행하면, 각 비트 위치별로 AND 게이트 연산이 적용된 n비트 결과가 출력된다.

이러한 논리 연산은 프로그래밍에서 비트 마스킹(bit masking), 플래그 설정/해제, 데이터 비교, 암호화 알고리즘의 기본 단계 등 다양한 목적으로 활용된다. 또한, 논리 시프트(logical shift) 연산은 종종 이 유닛이나 별도의 시프터(shifter)를 통해 구현되어, 데이터의 비트를 좌우로 이동시키는 기능을 담당한다. 논리 연산 유닛의 설계는 상대적으로 단순하지만, CPU의 제어 유닛 설계나 데이터 가공에 필수적이며, 복잡한 산술 연산을 구성하는 기본 요소로도 사용된다[2].

시프터는 입력된 데이터 비트를 왼쪽이나 오른쪽으로 지정된 횟수만큼 이동시키는 회로이다. 기본적인 시프트 연산에는 논리 시프트, 산술 시프트, 순환 시프트 등이 있다. 논리 시프트는 빈자리를 0으로 채우며, 주로 데이터 정렬이나 빠른 곱셈/나눗셈에 사용된다. 산술 시프트는 오른쪽 시프트 시 최상위 비트(부호 비트)를 유지하여 2의 보수 표현에서 2의 거듭제곱 곱셈/나눗셈을 효율적으로 수행한다. 순환 시프트는 빈자리를 반대쪽 끝에서 나온 비트로 채워 정보 손실 없이 비트를 회전시킨다.

상태 레지스터 또는 플래그 레지스터는 ALU 연산 결과에 따른 다양한 조건 플래그를 저장하는 특수 목적 레지스터이다. 주요 플래그로는 제로 플래그(연산 결과가 0인지), 캐리 플래그(산술 연산에서 올림수나 빌림수 발생 여부), 오버플로우 플래그(부호 있는 수 연산에서 결과값의 표현 범위 초과 여부), 네거티브 플래그(결과값이 음수인지) 등이 있다. 이 플래그들은 후속 조건 분기 명령어의 실행 여부를 결정하는 데 핵심적인 역할을 한다.

시프터와 상태 레지스터는 ALU의 핵심 구성 요소로서, 단순한 산술/논리 연산 이상의 복잡한 데이터 조작과 프로그램 흐름 제어를 가능하게 한다. 이들의 설계는 프로세서의 명령어 집합 구조와 깊이 연관되어 있다.

ALU의 데이터 경로는 연산에 필요한 두 개의 입력 오퍼랜드와 하나의 출력 결과가 이동하는 물리적 경로를 의미한다. 일반적으로 입력 데이터는 레지스터 파일이나 메모리로부터 로드되어 ALU의 A 입력 포트와 B 입력 포트로 전송된다. 연산이 완료된 결과는 출력 버스를 통해 목적지 레지스터나 다음 처리 단계로 보내진다. 이 데이터의 흐름은 제어 유닛에서 발생하는 다양한 제어 신호에 의해 관리된다.

가장 핵심적인 제어 신호는 연산 코드이다. 연산 코드는 ALU에게 수행할 연산의 종류를 지시하는 비트 패턴이다. 예를 들어, 특정 비트 조합은 덧셈을, 다른 조합은 뺄셈이나 논리 AND 연산을 의미한다. 연산 코드의 비트 수와 인코딩 방식은 ALU가 지원하는 연산의 수와 복잡도에 따라 결정된다.

이외에도 입력 소스를 선택하는 멀티플렉서 제어 신호, 결과를 출력 버스에 올릴지 말지를 결정하는 출력 인에이블 신호, 그리고 연산 결과에 따라 상태 레지스터의 플래그(Zero, Carry, Overflow 등)를 업데이트할지 여부를 지시하는 신호들이 함께 사용된다. 모든 제어 신호는 클록 신호와 동기화되어 정확한 타이밍에 ALU의 내부 회로를 구성함으로써 원하는 연산이 수행되도록 한다.

ALU의 연산 수행 과정은 제어 장치로부터 받은 제어 신호와 입력 데이터를 바탕으로 이루어진다. 일반적으로 다음 단계를 거친다.

먼저, 제어 장치는 수행할 연산의 종류(예: 덧셈, 논리 AND, 시프트)를 지정하는 제어 신호를 ALU에 보낸다. 동시에, 레지스터나 메모리로부터 두 개의 입력 오퍼랜드(데이터)가 ALU의 입력 포트로 로드된다. ALU 내부에서는 이 제어 신호에 따라 적절한 기능 유닛(산술 연산부, 논리 연산부, 시프터 등)이 활성화되고, 데이터 경로가 설정된다.

활성화된 기능 유닛에서 실제 연산이 수행된 후, 그 결과가 출력 포트로 내보내진다. 이와 병행하여, 연산 결과에 따른 상태 정보가 상태 레지스터(또는 플래그 레지스터)에 갱신된다. 대표적인 상태 플래그는 다음과 같다.

이러한 상태 플래그는 이후의 조건 분기 명령어(예: '0이면 점프하라') 실행 여부를 결정하는 데 중요한 기준으로 사용된다. 전체 과정은 하나의 클록 사이클 내에 완료되도록 설계되는 것이 일반적이며, 결과와 상태 플래그는 다음 클록 사이클에서 중앙 처리 장치의 다른 부분에 의해 활용된다.

ALU의 설계는 기본적으로 조합 논리 회로를 기반으로 한다. 이는 입력된 데이터와 제어 신호에 따라 순간적으로 연산 결과를 출력하는 방식이다. 핵심 산술 연산인 덧셈을 수행하는 가산기가 가장 기본적인 구성 요소이며, 이를 확장하여 뺄셈, 곱셈, 논리 연산 등을 구현한다. 예를 들어, 뺄셈은 2의 보수를 이용한 덧셈으로 변환하여 처리하고, 곱셈은 연속적인 덧셈과 시프트 연산의 조합으로 구성된다. 이러한 기본 연산 유닛들을 다중화기(멀티플렉서)와 같은 선택 회로로 연결하여, 하나의 ALU가 다양한 연산을 수행할 수 있도록 설계한다.

설계 방식은 크게 전가산기를 기본 블록으로 사용하는 리플 캐리 가산기부터, 연산 속도를 높이기 위한 캐리 룩어헤드 가산기나 캐리 선택 가산기 등 다양한 구조가 존재한다. 목표하는 성능(속도), 전력 소모, 집적 회로 면적에 따라 적절한 가산기 구조를 선택한다. 논리 연산부는 AND, OR, XOR, NOT 등의 기본 논리 게이트를 조합하여 구성하며, 시프트 연산은 배럴 시프터와 같은 전용 회로나 다단계 논리 게이트 배열로 구현한다.

최적화된 ALU 설계를 위해서는 논리 합성 도구를 활용한다. 설계자는 하드웨어 기술 언어(HDL)로 ALU의 동작을 기술하면, 합성 도구가 이를 게이트 수준의 넷리스트로 변환한다. 이 과정에서 지연 시간을 최소화하는 경로 배치나 전력 소모를 줄이는 게이트 선택 등이 이루어진다. 현대의 고성능 ALU는 단순한 조합 논리 회로뿐만 아니라, 파이프라이닝 기법을 적용하여 여러 연산을 겹쳐서 실행함으로써 전체적인 처리량을 높이는 방향으로 발전하고 있다.

파이프라이닝은 ALU의 성능을 향상시키는 핵심적인 설계 기법이다. 이 기법은 하나의 연산을 여러 단계로 나누고, 각 단계를 독립적으로 동작하는 파이프라인 스테이지에 배치하여 동시에 여러 연산을 처리한다. 예를 들어, 덧셈 연산을 피연산자 페치, 가산, 결과 정규화, 쓰기 단계로 분할하면, 각 단계는 서로 다른 연산 명령어의 일부를 처리하게 된다. 이로 인해 단일 연산의 완료 시간(지연 시간)은 변하지 않지만, 단위 시간당 처리할 수 있는 연산의 수(처리량)는 크게 증가한다.

파이프라인 설계의 주요 과제는 파이프라인 해저드의 관리이다. 데이터 해저드는 한 명령어가 아직 생성하지 않은 결과를 후속 명령어가 필요로 할 때 발생하며, 이를 해결하기 위해 전달이나 지연 슬롯 같은 기술이 사용된다. 제어 해저드는 분기 예측 실패로 인해 잘못 로드된 명령어들을 폐기해야 할 때 발생하며, 고급 분기 예측기를 통해 그 빈도를 줄인다. 구조적 해저드는 여러 명령어가 동시에 하나의 하드웨어 자원(예: 메모리 포트)을 사용하려 할 때 발생한다.

성능 최적화를 위해 현대 ALU는 슈퍼스칼라 아키텍처와 결합된 다중 파이프라인 구조를 채택한다. 이는 하나의 CPU 코어 내에 동일한 연산(예: 정수 덧셈)을 수행하는 ALU를 여러 개 두고, 명령어 수준 병렬처리를 통해 한 클록 사이클에 여러 명령어를 동시에 실행한다. 더 나아가, 비순차적 명령어 실행 기술은 데이터 의존성이 해결된 명령어를 프로그램 순서와 무관하게 가능한 한 빨리 실행하여 ALU의 유휴 시간을 최소화한다.

이러한 최적화 기법들은 ALU의 이론적 성능을 높이지만, 설계 복잡도와 전력 소모를 증가시키는 트레이드오프가 존재한다. 따라서 목표 성능과 전력 예산, 칩 면적에 맞춰 적절한 수준의 파이프라인 깊이와 연산 장치 개수를 결정하는 것이 중요하다.

ALU의 성능을 평가하는 핵심 지표는 지연 시간과 처리량이다. 지연 시간은 연산을 시작한 순간부터 결과가 출력될 때까지 걸리는 시간을 의미한다. 이는 게이트의 깊이와 신호가 통과해야 하는 경로의 길이에 의해 결정되며, 일반적으로 나노초(ns) 단위로 측정된다. 처리량은 단위 시간당 처리할 수 있는 연산의 수를 나타내며, 클록 주파수와 밀접한 관련이 있다.

지연 시간을 줄이기 위해 파이프라이닝 기법이 널리 사용된다. 파이프라이닝은 하나의 연산을 여러 단계로 나누어, 서로 다른 연산들의 단계들이 시간적으로 겹쳐서 실행되도록 한다. 이렇게 하면 첫 번째 결과가 나오는 데 걸리는 시간(초기 지연)은 변하지 않지만, 이후에는 매 클록 주파수 사이클마다 하나의 결과를 출력할 수 있어 전체적인 처리량이 크게 향상된다.

두 지표는 서로 트레이드오프 관계에 있는 경우가 많다. 지연 시간을 극단적으로 줄이기 위해 복잡한 고속 회로를 설계하면 칩 면적과 전력 소모가 증가할 수 있다. 반대로, 높은 처리량을 목표로 파이프라인 단계를 과도하게 세분화하면 각 단계 간의 동기화 오버헤드가 커져 전체 효율이 떨어질 수 있다. 따라서 설계자는 목표하는 응용 분야(예: 고성능 컴퓨팅 vs. 저전력 임베디드 시스템)에 맞춰 두 요소 사이의 최적 균형점을 찾아야 한다.

ALU의 전력 소모는 크게 정적 전력과 동적 전력으로 구분된다. 정적 전력은 트랜지스터가 대기 상태일 때도 누설 전류에 의해 소모되는 전력이며, 공정 기술이 미세화될수록 증가하는 경향이 있다. 동적 전력은 클럭 신호에 따라 게이트가 스위칭할 때 발생하는 전력으로, 주로 P = αCV²f 공식에 의해 결정된다[4]. 따라서 고성능을 위해 동작 주파수와 전압을 높이면 전력 소모가 급격히 증가한다. 설계 시에는 저전압 동작, 클럭 게이팅, 파워 게이팅 등의 기법을 활용하여 전력을 관리한다.

ALU의 물리적 면적은 집적된 트랜지스터의 수와 배치 효율에 따라 결정된다. 기본적인 정수 연산기보다 SIMD나 부동소수점 연산을 지원하는 복잡한 ALU는 면적이 크다. 면적은 제조 비용과 직접적으로 연관되며, 작은 면적은 다이 당 더 많은 코어를 집적할 수 있어 생산성을 높인다. 현대 설계에서는 성능, 전력, 면적 간의 트레이드오프 관계를 고려하여 최적화를 수행한다.

다음 표는 ALU 설계 시 고려되는 전력과 면적에 영향을 주는 주요 요소를 정리한 것이다.

결국, 고성능 CPU나 GPU를 설계할 때는 요구되는 연산 성능을 만족시키면서, 발열과 배터리 수명 제약을 고려한 전력 예산과 제조 원가를 결정하는 칩 면적 사이에서 균형을 찾는 것이 핵심 과제이다.

ALU는 중앙 처리 장치의 핵심 구성 요소로서, 명령어 사이클의 실행 단계에서 산술 및 논리 연산을 직접 수행하는 역할을 담당한다. CPU 내부에서 ALU는 제어 장치로부터 전달받은 제어 신호에 따라 동작하며, 레지스터 파일이나 즉시값으로부터 피연산자를 입력받아 연산을 실행한 후 그 결과를 목적지 레지스터나 메모리 주소로 출력한다.

CPU의 성능은 ALU의 연산 속도와 효율성에 크게 의존한다. 현대의 고성능 CPU는 단일 클록 사이클 내에 여러 개의 연산을 처리하기 위해 다수의 ALU 코어를 통합하는 것이 일반적이다. 예를 들어, 슈퍼스칼라 아키텍처는 명령어 수준 병렬 처리를 통해 동시에 여러 ALU 유닛을 활용하여 처리량을 극대화한다.

ALU의 설계는 CPU의 명령어 집합 구조(ISA)와 밀접하게 연관되어 있다. 지원되는 연산의 종류(가감승제, 비트 연산, 시프트 등)와 데이터 폭(32비트, 64비트)은 ALU의 내부 회로 구성을 결정한다. 또한, 연산 결과에 따른 플래그 레지스터(예: 제로 플래그, 캐리 플래그, 오버플로우 플래그)의 상태 갱신은 이후의 분기 명령어 실행에 중요한 조건으로 작용한다.

따라서 ALU는 CPU의 연산 능력을 정의하는 핵심 블록으로, 그 설계와 통합 방식은 프로세서의 전체 성능과 효율성을 직접적으로 좌우한다.

ALU는 GPU의 핵심 구성 요소 중 하나로, 특히 수많은 스트림 프로세서 또는 CUDA 코어 내에 다수 통합되어 병렬 연산을 담당한다. GPU의 ALU는 CPU의 ALU와 기본적인 연산 기능은 유사하지만, 주로 SIMD 또는 SIMT 방식으로 수백에서 수천 개가 동시에 작동하여 그래픽 렌더링이나 과학 계산과 같은 대규모 데이터 병렬 작업을 처리한다. 이러한 설계는 픽셀 처리, 기하 변환, 텐서 연산 등 반복적이고 동일한 연산을 매우 많은 데이터에 적용해야 하는 작업에 최적화되어 있다.

특수 목적 프로세서에서 ALU는 해당 응용 분야의 특정 연산을 가속하도록 맞춤 설계된다. 예를 들어, DSP의 ALU는 고속의 MAC 연산을 효율적으로 수행하도록 강화된다. NPU나 TPU와 같은 AI 가속기의 ALU는 낮은 정밀도(양자화)의 행렬 곱셈과 합성곱 연산을 위해 특화되어 있으며, 종종 매우 큰 연산 배열을 형성한다. 암호화 가속기의 ALU는 모듈러 지수 연산이나 갈루아 필드 연산과 같은 암호학적 연산을 하드웨어 수준에서 직접 실행한다.

이러한 특수 목적 프로세서들의 ALU 설계는 범용 CPU의 ALU와 비교할 때 다음과 같은 특징을 보인다.

결과적으로, GPU와 특수 목적 프로세서에서 ALU는 범용성보다는 특정 워크로드에 대한 높은 처리량과 에너지 효율을 달성하기 위해 그 구조와 기능이 극도로 전문화된다.

임베디드 시스템은 특정 기능을 수행하도록 설계된 전자 제어 시스템이다. 이러한 시스템의 핵심에는 마이크로컨트롤러가 자리 잡고 있으며, ALU는 마이크로컨트롤러 내부 중앙 처리 장치의 필수 구성 요소로 작동한다. 임베디드 환경은 자원이 제한적이고 전력 소모가 낮아야 하며, 실시간 처리가 요구되는 경우가 많다. 따라서 이 분야에 사용되는 ALU는 일반적으로 고성능 데스크톱 컴퓨터나 서버의 ALU보다 구조가 단순하고, 면적이 작으며, 전력 효율이 높게 설계된다.

임베디드 ALU는 8비트, 16비트, 32비트 등 다양한 데이터 폭으로 구현된다. 간단한 가전제품이나 센서 노드에는 기본적인 산술 및 논리 연산만을 제공하는 소형 ALU가 사용된다. 반면, 자동차의 엔진 제어 장치나 산업용 로봇 제어기와 같이 복잡한 제어가 필요한 시스템에는 곱셈기나 배럴 시프터와 같은 고급 기능을 포함한 ALU가 통합된다. 이러한 ALU는 주로 RISC 아키텍처 기반의 마이크로컨트롤러에 내장되어, 효율적인 명령어 실행을 담당한다.

임베디드 시스템의 ALU 설계는 응용 분야에 따라 최적화의 초점이 달라진다. 예를 들어, 배터리로 구동되는 사물인터넷 기기는 극도의 저전력 소모가 최우선 과제이다. 이를 위해 ALU는 불필요한 회로를 최소화하고, 클록 게이팅이나 전원 게이팅 같은 기술을 활용해 유휴 상태에서의 전력을 줄인다. 한편, 디지털 신호 처리가 필요한 임베디드 시스템(예: 오디오 처리기)에서는 ALU에 특화된 MAC 연산 유닛이 추가되거나, SIMD 명령어를 지원하여 병렬 처리 성능을 높이기도 한다.

최초의 ALU 개념은 1945년 존 폰 노이만이 제안한 폰 노이만 구조 보고서에서 등장한다. 이 보고서에서 그는 중앙 처리 장치 내에 산술 연산과 논리 연산을 수행하는 전자 부품이 필요하다고 기술했다[5].

초기 컴퓨터들은 ALU를 하나의 통합된 블록으로 갖추지 않았다. 대신, 각각의 연산(덧셈, 뺄셈, 시프트 등)을 수행하는 개별적인 회로들이 분산되어 있었다. 예를 들어, 1946년에 완성된 ENIAC은 프로그램 가능한 전자식 컴퓨터였지만, 덧셈기와 곱셈기 등이 별도의 유닛으로 구성되었다.

최초의 단일 칩 집적 회로 ALU는 1970년 페어차일드 세미컨덕터에서 발표한 74181 칩이다. 이 4비트 ALU 칩은 산술 연산과 논리 연산을 모두 하나의 패키지에 통합했으며, 당시 미니컴퓨터와 메인프레임의 CPU 설계에 혁명을 가져왔다.

초기 ALU 설계의 주요 과제는 속도, 신뢰성, 그리고 물리적 크기였다. 진공관과 이어서 트랜지스터로 구현된 이들 회로는 열 발생이 많고 고장률이 높았으며, 복잡한 연산을 위해 많은 수의 부품이 필요했다. 74181과 같은 초기 집적 회로 ALU의 등장은 이러한 문제를 크게 완화시키면서 컴퓨터 하드웨어의 소형화와 대중화의 기초를 마련했다.

마이크로프로세서의 성능 경쟁이 심화되면서, ALU 설계는 단순한 산술 및 논리 연산을 넘어 복잡한 최적화 기법을 통합하는 방향으로 발전했다. 현대의 고성능 CPU와 GPU는 멀티코어, 슈퍼스칼라 아키텍처와 결합된 고도로 진화된 ALU를 탑재하여 초당 수십억 건의 연산을 처리한다.

성능 향상을 위한 핵심 기술로는 파이프라이닝과 병렬 처리가 있다. 단일 사이클에 하나의 연산만 수행하는 대신, 연산 과정을 여러 단계로 분할하여 동시에 처리함으로써 처리량을 극대화한다. 또한, 하나의 코어 내에 여러 개의 ALU를 배치하여 동시에 여러 정수 연산을 실행하는 슈퍼스칼라 방식이 표준이 되었다. 더 나아가 SIMD(단일 명령어 다중 데이터) 유닛을 통합하여 하나의 명령어로 여러 데이터에 대한 동일한 연산(예: 벡터/행렬 연산)을 수행함으로써 멀티미디어 처리 및 과학 계산 성능을 획기적으로 높였다.

설계 최적화는 성능뿐만 아니라 전력 효율과 칩 면적에도 중점을 둔다. 낮은 전압에서 동작하는 트랜지스터 기술, 클럭 게이팅, 전원 게이팅과 같은 동적 전력 관리 기법이 ALU 블록 수준에서도 적용된다. 복잡한 연산기(예: 곱셈기, 나눗셈기)는 부스 알고리즘이나 월리스 트리와 같은 고속 알고리즘을 기반으로 하드웨어로 구현되며, 재구성 가능한 논리나 전용 가속기를 통해 특정 워크로드에 맞춰 성능을 더욱 끌어올린다.

이러한 발전은 고성능 컴퓨팅, 인공지능, 실시간 그래픽 렌더링과 같은 까다로운 응용 분야의 수요를 충족시키는 동시에, 모바일 장치의 배터리 수명 연장에도 기여한다. 현대의 ALU는 더 이상 독립된 유닛이 아니라, 프로세서의 광범위한 실행 엔진과 메모리 하위 시스템, 그리고 온칩 네트워크와 긴밀하게 통합된 복합 시스템의 핵심 구성 요소로 자리 잡았다.

FPU(Floating-Point Unit)는 컴퓨터에서 부동소수점 형식의 데이터에 대한 산술 연산을 전문적으로 처리하는 하드웨어 장치 또는 코프로세서이다. ALU가 정수 연산을 주로 담당하는 반면, FPU는 실수를 효율적으로 계산하는 역할을 맡는다. 부동소수점 표현은 매우 크거나 작은 수를 과학적 표기법과 유사하게 지수와 가수로 나누어 표현하기 때문에, 이를 위한 덧셈, 뺄셈, 곱셈, 나눗셈, 제곱근 계산 등의 연산 회로는 정수 연산기보다 훨씬 복잡하다. 초기 마이크로프로세서에서는 FPU가 별도의 칩으로 존재했으나, 현대 대부분의 CPU는 고성능 ALU와 함께 하나의 칩 내에 FPU를 통합하고 있다.

FPU의 주요 연산은 IEEE 754 표준에 정의된 부동소수점 형식(예: 단정밀도 float, 배정밀도 double)을 기반으로 한다. 내부 구조는 일반적으로 전용 레지스터 파일, 지수 연산 유닛, 가수 연산 유닛(종종 높은 비트폭의 배럴 시프터와 가산기를 포함), 그리고 정규화 및 반올림 로직으로 구성된다. 곱셈과 퓨즈드 멀티플라이-애드(FMA) 같은 복합 연산을 가속하기 위한 전용 데이터 경로를 갖는 경우도 많다. FPU의 성능은 초당 수행할 수 있는 부동소수점 연산 횟수, 즉 플롭스(FLOPS)로 측정된다.

과학기술계산, 컴퓨터 지원 설계(CAD), 3D 그래픽스, 인공지능/머신러닝 모델 학습과 추론은 모두 방대한 부동소수점 계산을 필요로 하므로, FPU의 성능은 이러한 분야의 응용 프로그램 실행 속도에 직접적인 영향을 미친다. 현대 GPU(그래픽 처리 장치)는 수천 개의 단순화된 FPU를 집적하여 병렬 부동소수점 처리 능력을 극대화한다. 또한 SIMD 확장 명령어 아키텍처(예: x86의 SSE, AVX, ARM의 NEON)는 하나의 명령어로 여러 부동소수점 데이터에 동일한 연산을 적용할 수 있게 함으로써 FPU의 데이터 처리 처리량을 크게 향상시킨다.

SIMD(단일 명령어 다중 데이터)는 하나의 명령어로 여러 데이터 항목에 대해 동일한 연산을 동시에 수행하는 병렬 처리 방식이다. 이는 ALU의 기능을 확장하여, 하나의 연산 유닛이 여러 데이터 경로를 통해 여러 개의 피연산자를 동시에 처리할 수 있게 설계한다. 예를 들어, 128비트 SIMD 유닛은 네 개의 32비트 정수 덧셈을 단일 명령어로 실행할 수 있다. 이러한 방식은 주로 그래픽 처리, 과학 계산, 신호 처리, 멀티미디어 인코딩/디코딩 등 데이터 수준 병렬성이 높은 작업의 성능을 극적으로 향상시킨다.

벡터 처리 유닛은 SIMD 개념을 더 발전시켜, 매우 긴 벡터 데이터(예: 512비트 또는 1024비트)에 대한 연산을 효율적으로 처리하는 전용 하드웨어 모듈이다. 이는 ALU 클러스터나 특수화된 실행 유닛으로 구현된다. 벡터 처리 유닛은 일반적으로 벡터 레지스터 파일과 벡터 ALU 배열을 포함하며, 반복적인 스칼라 연산 루프를 하나의 벡터 명령어로 대체하여 명령어 처리 오버헤드를 줄인다. 현대의 고성능 CPU와 GPU는 SIMD 및 벡터 처리 유닛을 통합하여 부동소수점 연산 성능을 크게 높인다.

SIMD와 벡터 처리 유닛의 발전은 ALU 설계에 지대한 영향을 미쳤다. 이들은 기존의 스칼라 ALU가 처리하기 비효율적이었던 데이터 병렬 워크로드를 가속화하는 핵심 요소로 자리 잡았다. 현대 마이크로아키텍처에서는 이러한 유닛들이 FPU(부동소수점 연산 장치)와 긴밀하게 통합되거나, 독립적인 실행 유닛으로 구성되어 전체 시스템의 연산 처리량을 높인다.