VLSI (r1)

풀 커스텀 설계는 집적 회로의 모든 구성 요소, 즉 트랜지스터, 저항, 커패시터 및 이들 사이의 배선 연결까지 설계자가 처음부터 끝까지 자유롭게 설계하는 방법론이다. 이 방식은 마스크의 모든 계층을 수동으로 최적화하여 설계하므로, 주어진 공정 기술에서 최고의 성능, 최소의 면적, 최저의 전력 소모를 달성할 수 있는 잠재력을 가진다. 그러나 모든 단계를 수동으로 진행해야 하기 때문에 설계 시간이 매우 길고 비용이 높으며, 설계 자체에 대한 전문 지식과 경험이 많이 요구된다는 단점이 있다.

이러한 특성 때문에 풀 커스텀 설계는 대량 생산이 예상되거나 극한의 성능이 요구되는 마이크로프로세서, 메모리 칩(특히 SRAM, DRAM), 고성능 아날로그-디지털 변환회로, 무선 통신용 RF 회로 등의 설계에 주로 적용된다. 예를 들어, 인텔이나 AMD의 고성능 CPU 코어나, 삼성전자의 고용량 D램 셀 설계는 풀 커스텀 방식의 전형적인 사례이다.

풀 커스텀 설계의 대안으로는 미리 설계된 논리 블록(표준 셀)을 이용하는 셀 기반 설계나, 프로그래밍 가능한 논리 소자를 사용하는 FPGA가 있다. 이러한 방법론들은 설계 생산성을 극대화하지만, 성능, 면적, 전력 측면에서는 풀 커스텀 설계에 비해 효율이 낮은 경우가 많다. 따라서 설계 방법론의 선택은 목표로 하는 제품의 성능 요구사항, 시장 출시 기간, 예상 생산량, 개발 비용 등 다양한 요소를 종합적으로 고려하여 이루어진다.

셀 기반 설계는 VLSI 설계 방법론 중 하나로, 미리 설계되고 검증된 표준 논리 게이트나 기능 블록(이를 '셀'이라 함)을 라이브러리에서 선택하여 배치하고 연결함으로써 칩을 구현하는 방식을 말한다. 이는 모든 트랜지스터를 처음부터 설계하는 풀 커스텀 설계에 비해 설계 시간과 비용을 크게 절감할 수 있는 장점이 있다. 설계자는 복잡한 물리 설계나 회로 설계보다는 시스템의 논리적 기능 구현에 집중할 수 있으며, 셀 라이브러리는 반도체 제조사나 전문 업체에서 공정 기술에 맞춰 최적화하여 제공한다.

셀 기반 설계의 핵심은 표준 셀 라이브러리이다. 이 라이브러리에는 인버터, NAND 게이트, 플립플롭 등 기본 논리 소자부터 산술 논리 장치(ALU), 메모리 블록 같은 복잡한 매크로 셀까지 다양한 기능의 셀이 포함되어 있다. 각 셀은 동일한 높이를 가지며, 전원과 접지 라인이 표준화되어 있어 자동화된 배치와 배선 도구를 통해 효율적으로 배열되고 연결될 수 있다. 이 방식은 1970년대 후반 캐리 마이어와 린 콘웨이의 연구를 통해 본격적으로 발전했으며, 주문형 반도체(ASIC) 구현의 주류 방법론으로 자리 잡았다.

셀 기반 설계 흐름은 일반적으로 하드웨어 기술 언어(HDL)를 사용한 논리 설계로 시작한다. 이후 논리 합성 도구가 HDL 코드를 표준 셀 라이브러리의 구성 요소들로 변환하고, 배치 도구가 이 셀들을 칩 면적 내에 적절히 배열한 뒤, 배선 도구가 셀들 간의 상호 연결을 수행한다. 설계의 정확성과 성능은 타이밍 분석 및 검증 단계를 통해 확인된다. 이 방법은 마이크로프로세서의 일부 블록이나, 디지털 신호 처리기(DSP), 통신 칩 등 대량 생산되는 복잡한 디지털 회로 구현에 널리 적용된다.

셀 기반 설계의 주요 장점은 설계 생산성과 재사용성이다. 그러나 미리 정의된 셀을 사용하기 때문에 풀 커스텀 설계 대비 집적도나 성능, 전력 소모 면에서 최적화에 한계가 있을 수 있다. 이러한 단점을 보완하기 위해 성능이 중요한 경로에는 맞춤형 셀을 사용하는 등 하이브리드 방식도 활용된다. 오늘날 대부분의 자동화 설계(EDA) 도구 체인은 이 셀 기반 설계 방식을 중심으로 구축되어 있다.

게이트 어레이는 미리 제작된 트랜지스터나 기본 논리 게이트(예: NAND 게이트, NOR 게이트)가 규칙적인 배열 형태로 반도체 웨이퍼 위에 형성되어 있는 반제품이다. 설계자는 최종 논리 회로를 구현하기 위해 이들 기본 소자 사이의 금속 배선 연결만을 설계하여 주문한다. 이 방식은 풀 커스텀 설계에 비해 설계 비용과 시간을 크게 줄일 수 있어, 중소규모 생산에 적합한 주문형 반도체(ASIC)를 만드는 데 널리 사용되었다.

표준 셀 방식은 게이트 어레이보다 더 유연한 설계 방법이다. 이 방법에서는 반도체 공정 라이브러리로부터 미리 설계되고 검증된 다양한 기능의 논리 블록, 즉 표준 셀(예: 인버터, 플립플롭, 가산기, 멀티플렉서)을 가져와서 배치하고 연결한다. 각 표준 셀은 동일한 높이를 가지며, 전원과 접지 라인이 미리 정의되어 있어 자동화된 배치와 배선 도구를 이용한 설계가 용이하다. 이로 인해 집적 회로의 설계 생산성이 극대화된다.

게이트 어레이와 표준 셀 방식 모두 주문형 반도체(ASIC) 구현의 핵심 방법론으로 자리 잡았다. 게이트 어레이는 마스크 제작 비용이 상대적으로 낮지만 유연성이 제한되는 반면, 표준 셀 방식은 모든 마스크 층을 새로 제작해야 하므로 초기 비용은 높지만 최적의 성능과 집적도를 달성할 수 있다. 이들 기술은 마이크로프로세서나 메모리 칩과 같은 초대규모 생산에는 적합하지 않지만, 특정 응용 분야를 위한 맞춤형 칩을 경제적으로 구현하는 데 기여했다.

FPGA는 주문형 반도체의 한 종류로, 사용자가 필요에 따라 하드웨어 논리 회로를 구성할 수 있는 프로그래밍 가능한 집적 회로이다. 마이크로프로세서나 디지털 신호 처리기와 같은 고정된 기능을 가진 칩과 달리, FPGA는 내부에 존재하는 수많은 논리 블록과 이들 사이의 연결을 전기적으로 구성함으로써 원하는 디지털 시스템을 구현한다. 이는 소프트웨어가 아닌 하드웨어 수준의 프로그래밍에 해당하며, 설계 변경이 상대적으로 용이하고 시제품 제작에 빠른 시간이 소요된다는 장점을 가진다.

FPGA의 기본 구조는 크게 프로그래밍 가능한 논리 블록, 프로그래밍 가능한 연결선, 그리고 입출력 블록으로 구성된다. 논리 블록은 기본적인 논리 게이트 기능을 수행하며, 연결선은 이들 블록 간의 신호 경로를 설정한다. 사용자는 하드웨어 기술 언어를 이용해 설계한 회로를 FPGA 공급업체의 소프트웨어 도구를 통해 컴파일하고, 생성된 구성 데이터를 FPGA에 로드하여 원하는 기능을 부여한다.

이 기술은 1970년대 후반에 등장한 개념을 바탕으로 발전했으며, 초기에는 게이트 어레이의 프로그래밍 가능한 대안으로 주목받았다. 시간이 지남에 따라 집적도와 성능이 크게 향상되어, 오늘날에는 통신 시스템, 영상 처리, 의료 영상, 군사, 우주항공 및 과학 연구 등 다양한 분야에서 시스템 온 칩의 프로토타이핑이나 소량 생산 시스템의 핵심 부품으로 널리 활용되고 있다.

FPGA의 주요 장점은 유연성과 재구성 가능성에 있다. 하드웨어 설계를 칩 제작 없이도 검증할 수 있어 개발 기간을 단축시키며, 제품 출시 후에도 필요에 따라 기능을 업데이트할 수 있다. 그러나 대량 생산 시에는 전력 소모와 단가 측면에서 주문형 반도체에 비해 불리할 수 있으며, 최적화된 성능에도 한계가 있을 수 있다. 이러한 특성으로 인해 FPGA는 종종 주문형 반도체로의 이행 전 단계나, 표준 제품으로는 구현이 어려운 특수한 응용 분야에 사용된다.

시스템 설계는 VLSI 설계 흐름의 최상위 단계로, 구현하려는 칩의 전체적인 기능과 사양을 정의하는 과정이다. 이 단계에서는 목표로 하는 집적 회로의 시스템 수준 아키텍처를 결정하고, 상위 수준의 기능적 모델을 생성하며, 성능, 전력, 면적 등의 제약 조건을 설정한다.

설계자는 하드웨어 기술 언어(HDL)를 사용하거나 시스템 수준 모델링 도구를 활용하여 전체 시스템의 동작을 추상적으로 기술한다. 이 과정에서 복잡한 시스템은 마이크로프로세서, 메모리 컨트롤러, 입출력 인터페이스, 디지털 신호 처리 블록 등 여러 기능적 모듈로 분할된다. 시스템 설계의 핵심은 이러한 모듈 간의 상호작용과 데이터 흐름을 명확히 정의하고, 시스템이 최종적으로 충족해야 할 모든 요구사항을 명세하는 것이다.

이 단계에서 수행되는 주요 작업으로는 아키텍처 탐색과 하드웨어-소프트웨어 공동 설계가 있다. 아키텍처 탐색은 다양한 하드웨어 구조를 시뮬레이션하여 성능과 비용의 최적 균형점을 찾는 과정이다. 하드웨어-소프트웨어 공동 설계는 시스템의 기능을 하드웨어로 구현할 부분과 소프트웨어로 처리할 부분을 조기에 구분하고, 그 상호작용을 최적화하는 것을 목표로 한다.

시스템 설계 단계에서 확정된 아키텍처와 명세는 이후 논리 설계 및 물리 설계 단계를 위한 명확한 청사진 역할을 한다. 따라서 이 단계에서의 결정은 최종 칩의 성능, 개발 기간, 생산 비용에 지대한 영향을 미치며, 설계 오류를 조기에 발견하여 수정 비용을 줄이는 데에도 결정적이다.

논리 설계는 VLSI 설계 흐름에서 시스템 설계 이후에 수행되는 단계로, 추상적인 시스템 명세를 구체적인 논리 게이트 수준의 회로도로 변환하는 과정이다. 이 단계의 핵심 목표는 원하는 기능을 정확히 수행하면서도 면적, 속도, 전력 소모와 같은 제약 조건을 최적화하는 논리 회로를 합성하는 것이다.

주요 작업으로는 부울 대수를 기반으로 한 논리 최적화, 상태 기계 설계, 그리고 레지스터 전송 수준 설계가 있다. 설계자는 하드웨어 기술 언어인 VHDL이나 Verilog를 사용하여 동작을 기술하고, 이를 논리 합성 도구를 통해 게이트 수준의 넷리스트로 변환한다. 이 과정에서 불필요한 게이트를 제거하거나 공통 로직을 재구성하는 등 다양한 최적화 기법이 적용된다.

논리 설계의 결과물인 게이트 수준 넷리스트는 이후 회로 설계 단계에서 트랜지스터 등 실제 소자로 매핑되는 기초가 된다. 따라서 이 단계에서의 설계 품질은 최종 칩의 성능과 비용에 직접적인 영향을 미친다. 특히 복잡한 디지털 회로에서는 타이밍 분석과 검증을 통해 설계가 명세와 일치하고 모든 경로에서 정상적인 동작이 이루어지는지 철저히 확인해야 한다.

회로 설계는 VLSI 설계 흐름에서 논리 설계 단계 이후에 수행되는 핵심 단계이다. 이 단계에서는 시스템 설계와 논리 설계를 통해 정의된 상위 수준의 기능과 논리 게이트 수준의 명세를 바탕으로, 실제 트랜지스터와 같은 기본 소자들을 연결하여 물리적으로 구현 가능한 전기 회로를 만드는 작업을 한다. 즉, 불 대수로 표현된 논리 기능을 NMOS나 CMOS와 같은 실제 반도체 소자 기술을 사용하는 회로도로 변환하는 과정이다. 회로 설계자는 성능, 전력 소모, 면적 등의 제약 조건을 만족시키기 위해 트랜지스터의 크기(폭과 길이), 연결 방법, 게이트의 구성을 최적화한다.

회로 설계의 주요 작업에는 스위칭 속도, 신호 무결성, 전력 소모 등을 고려한 트랜지스터 레벨의 회로도 작성과 SPICE와 같은 회로 시뮬레이션 도구를 이용한 정확한 동작 검증이 포함된다. 특히, 클록 신호의 분배, 메모리 셀 설계, 산술 논리 장치(ALU)의 고속 가산기 설계, 입출력(I/O) 버퍼 설계 등은 회로 설계의 중요한 세부 주제이다. 이 단계에서 설계된 회로는 이후 물리 설계 단계에서 칩의 실제 기하학적 레이아웃으로 변환된다.

회로 설계는 설계 방법론에 따라 그 접근 방식이 달라진다. 풀 커스텀 설계에서는 성능과 면적을 극대화하기 위해 트랜지스터 하나하나의 레이아웃까지 수동으로 최적화하는 반면, 셀 기반 설계나 표준 셀 방식을 사용할 경우, 미리 검증된 인버터, NAND 게이트, 플립플롭 등의 기본 논리 게이트(표준 셀) 라이브러리를 조합하여 회로를 구성한다. 후자의 경우 설계 시간은 단축되지만, 트랜지스터 레벨의 최적화에는 한계가 있다.

물리 설계는 논리 설계와 회로 설계에서 완성된 네트리스트를 실제 반도체 기판 위에 배치하고 배선하는 구체적인 단계이다. 이 과정은 집적 회로의 성능, 면적, 전력 소모, 신뢰성 등 모든 물리적 특성을 결정하는 핵심 단계로, 레이아웃 설계라고도 불린다. 물리 설계는 자동 배치 및 배선 도구를 사용하여 수행되며, 설계 규칙 검사와 타이밍 검증을 통해 최종 마스크 데이터를 생성한다.

물리 설계의 주요 단계는 플로어플랜, 배치, 클록 트리 합성, 배선, 검증으로 구성된다. 플로어플랜 단계에서는 칩의 전체적인 블록 배치와 입출력 핀 위치, 전원 공급 네트워크를 설계한다. 배치 단계에서는 각 표준 셀이나 매크로 블록을 칩 내 최적의 위치에 배치한다. 클록 트리 합성은 클록 신호가 모든 플립플롭에 균일하게 도달하도록 신호 경로를 구성하여 타이밍 오차를 최소화한다. 배선 단계에서는 배치된 셀들 사이를 실제 금속 배선으로 연결하여 전기적 신호 경로를 완성한다.

물리 설계의 최종 결과는 GDSII와 같은 표준 포맷의 마스크 데이터 파일이다. 이 데이터는 반도체 제조 공정에서 포토마스크를 제작하는 데 직접 사용된다. 설계가 완료된 후에는 설계 규칙 검사, 레이아웃 대 회로도 일치 검사, 타이밍 시뮬레이션, 전력 무결성 분석 등 철저한 검증 과정을 거쳐 오류를 제거한다. 현대 초대규모 집적 회로의 복잡성으로 인해 물리 설계는 전자설계자동화 소프트웨어에 크게 의존하며, 공정 기술이 발전함에 따라 신호 무결성, 열 관리, 공정 변동성 등 새로운 도전 과제를 해결해야 한다.

VLSI 설계 과정에서 설계된 회로가 명세와 기능, 성능, 신뢰성 요구사항을 모두 만족하는지 확인하는 단계를 검증이라고 한다. 설계 오류는 제조 후 수정이 거의 불가능하거나 막대한 비용이 들기 때문에, 제조 전 단계에서 철저한 검증이 필수적이다. 검증은 일반적으로 시뮬레이션, 정형 검증, 그리고 하드웨어 가속 등의 방법을 통해 이루어진다.

검증은 설계 흐름의 여러 단계에서 반복적으로 수행된다. 논리 합성 후에는 게이트 수준 시뮬레이션을 통해 논리적 정확성을 확인하고, 물리 설계 후에는 실제 배치와 배선 정보를 반영한 타이밍 시뮬레이션을 통해 지연 시간과 클록 주파수 요구사항을 검증한다. 최근에는 설계 규모가 방대해짐에 따라 전체 기능을 시뮬레이션으로 검증하기 어려워져, 정형 검증 기법을 활용한 등가성 검사가 보편화되었다.

제조 전 최종 검증 단계에서는 테스트 벤치를 작성하여 다양한 동작 조건과 코너 케이스를 입력하고, 예상 출력과 실제 시뮬레이션 결과를 비교한다. 또한, 정적 타이밍 분석 도구를 사용하여 모든 신호 경로가 타이밍 제약을 준수하는지 수학적으로 분석한다. 검증 과정에서 발견된 오류는 설계 단계로 피드백되어 수정된 후 다시 검증을 거친다.

검증의 목표는 설계 오류를 제거하여 첫 실리콘의 성공 가능성을 극대화하는 것이다. 현대의 복잡한 시스템 온 칩 설계에서는 검증에 소요되는 시간과 자원이 전체 설계 비용의 70% 이상을 차지할 정도로 그 중요성이 커지고 있다.

집적도와 미세 공정은 VLSI 기술의 핵심 발전 동력이다. 집적도는 단일 집적 회로 칩에 집적할 수 있는 트랜지스터의 수를 의미하며, 마이크로프로세서와 메모리 칩의 성능을 결정짓는 가장 중요한 요소 중 하나이다. 미세 공정은 이러한 트랜지스터와 회로 선폭을 얼마나 작게 제작할 수 있는지를 나타내는 척도로, 일반적으로 나노미터(nm) 단위로 표현된다. 공정 기술이 미세화될수록 동일한 면적에 더 많은 트랜지스터를 집적할 수 있어 성능은 향상되고 단위 트랜지스터당 전력 소모는 줄어드는 이점이 있다.

VLSI 기술의 발전은 무어의 법칙으로 잘 설명된다. 이 경험적 법칙에 따르면 집적 회로의 집적도는 약 18개월에서 2년마다 두 배로 증가해 왔다. 이러한 급속한 발전은 반도체 공학 분야의 지속적인 연구 개발과 포토리소그래피 등 제조 기술의 혁신을 통해 가능해졌다. 공정 미세화는 디지털 신호 처리기나 주문형 반도체와 같은 복잡한 칩의 구현을 실용화하는 기반이 되었다.

그러나 공정의 미세화가 계속됨에 따라 여러 물리적 한계와 기술적 난제에 직면하고 있다. 누설 전류 증가, 공정 변동에 따른 특성 불균일, 배선 지연 및 신호 무결성 문제, 그리고 급격히 상승하는 제조 비용 등이 주요 이슈로 대두되고 있다. 이러한 도전 과제를 극복하기 위해 신소재 도입, 3D 집적 기술, 새로운 트랜지스터 구조 개발 등 다양한 혁신적인 접근법이 연구 및 적용되고 있다.

VLSI 설계에서 전력 소모는 회로의 성능, 신뢰성, 수명, 그리고 시스템의 전반적인 효율성을 결정짓는 핵심 설계 고려사항이다. 집적도가 높아지고 공정이 미세화됨에 따라 단위 면적당 전력 밀도가 급격히 증가하여, 과도한 발열과 전력 소비는 심각한 문제로 대두되었다. 이는 특히 배터리를 사용하는 모바일 기기나 휴대용 장치, 그리고 대규모 데이터 센터에서 운영되는 서버와 같은 응용 분야에서 더욱 중요하게 다루어진다.

전력 소모는 크게 정적 전력과 동적 전력으로 구분된다. 정적 전력은 트랜지스터가 스위칭 활동을 하지 않는 대기 상태에서도 소비되는 전력으로, 주로 누설 전류에 기인한다. 공정 기술이 나노미터 스케일로 진입하면서 게이트 산화막이 얇아져 누설 전류가 급증함에 따라 정적 전력 관리의 중요성이 더욱 커졌다. 동적 전력은 클럭 신호에 의해 트랜지스터가 스위칭할 때 캐패시턴스를 충전하고 방전하는 과정에서 소비되는 전력으로, 주로 회로의 동작 주파수와 공급 전압의 제곱에 비례한다.

이러한 전력 소모를 줄이기 위한 다양한 저전력 설계 기법이 개발되어 적용되고 있다. 대표적인 방법으로는 동적 전압 주파수 스케일링(DVFS)이 있으며, 이는 시스템 부하에 따라 공급 전압과 동작 주파수를 동적으로 조절하여 필요 이상의 전력을 소비하지 않도록 한다. 또한, 전력 게이팅 기법은 회로의 특정 블록이 사용되지 않을 때 해당 부분에 전원 공급을 완전히 차단하여 정적 전력을 크게 줄인다. 멀티 스레싱 및 클럭 게이팅과 같은 아키텍처 수준의 최적화도 널리 사용된다.

전력 소모 최적화는 논리 합성 단계부터 물리 설계에 이르는 VLSI 설계 흐름 전반에 걸쳐 지속적으로 수행되어야 한다. 설계자는 성능, 면적, 비용 목표와 함께 전력 예산을 충족시키기 위해 RTL 코드 최적화, 저전력 셀 라이브러리 활용, 클럭 트리 및 배선 최적화 등을 통해 총 전력 소비를 관리한다. 결국, 효율적인 전력 관리 없이는 현대의 고성능 및 초저전력 반도체를 구현하는 것이 불가능하다.

VLSI 설계에서 타이밍과 클록은 회로의 정확한 동작을 보장하는 핵심 요소이다. 모든 디지털 회로는 클록 신호에 동기화되어 데이터가 올바른 순서와 시간에 처리되도록 한다. 타이밍 분석은 신호가 논리 게이트를 통과하는 지연 시간을 계산하여, 클록 주기 내에 모든 연산이 완료되고 데이터가 안정적으로 다음 단계로 전달되는지 검증하는 과정이다. 이를 위해 설계자는 설정 시간과 유지 시간 같은 타이밍 제약 조건을 엄격히 준수해야 하며, 이를 위반하면 회로의 기능 오류가 발생할 수 있다.

클록 분배 네트워크는 칩의 모든 부분에 균일한 클록 신호를 전달하는 것을 목표로 한다. 그러나 와이어의 저항과 커패시턴스로 인해 발생하는 클록 스큐와 지터는 타이밍 마진을 감소시키는 주요 원인이다. 이를 최소화하기 위해 균형 잡힌 클록 트리 합성 기술이 사용되며, 고성능 프로세서나 시스템 온 칩에서는 글로벌 클록과 지역적 클록 도메인을 분리하여 관리하는 복잡한 클록 구조가 적용된다.

고속 및 저전력 설계 트렌드에 따라 타이밍 폐색은 더욱 심화되고 있다. 공정이 미세화되면서 상대적으로 배선 지연의 영향이 커지고, 전압이 낮아지면 노이즈 마진이 줄어 신호 무결성이 취약해진다. 따라서 물리 설계 단계에서 배치와 배선을 최적화하고, 클록 게이팅 같은 기술로 불필요한 스위칭 활동을 줄이는 것이 중요하다. 최신 설계 흐름에서는 정적 타이밍 분석 도구를 활용하여 설계 초기부터 타이밍을 예측하고 수정하는 작업이 반복적으로 이루어진다.

VLSI 칩의 복잡도가 증가함에 따라 제조 후 결함을 검출하고 장기적인 신뢰성을 보장하는 것은 매우 중요한 과제가 되었다. 이를 위해 다양한 테스트 방법론과 신뢰성 평가 기법이 개발되어 왔다.

테스트의 핵심 목표는 제조 과정에서 발생할 수 있는 결함을 찾아내 불량 칩을 선별하는 것이다. 이를 위해 설계 단계에서부터 테스트 패턴 생성과 내장 자체 테스트와 같은 기법이 적용된다. 특히 스캔 테스트는 내부 플립플롭을 스캔 체인으로 연결하여 내부 노드의 상태를 제어하고 관찰할 수 있게 하여 테스트 효율을 극대화한다. 복잡한 시스템 온 칩의 경우, 각 IP 코어에 대한 테스트와 전체 칩 수준의 테스트를 조율하는 것이 중요하다.

신뢰성은 칩이 수명 동안 주어진 환경에서 명세된 기능을 오류 없이 수행할 수 있는 능력을 의미한다. VLSI 칩의 신뢰성을 저해하는 주요 요인으로는 전자이동과 열화 현상, 시간 의존 유전체 파괴, 열 과부하 등이 있다. 이러한 물리적 열화 메커니즘은 공정 미세화가 진행될수록 더욱 심각해진다. 따라서 설계 단계에서 내결함성 설계 기법을 적용하거나, 동작 중 오류 정정 코드를 사용하여 신뢰성을 높이는 노력이 지속되고 있다.