TLB

TLB의 핵심 기능은 가상 메모리 시스템에서 빈번하게 사용되는 가상 주소에서 물리 주소로의 변환 정보를 캐싱하는 것이다. 페이지 테이블은 주 메모리에 상주하며, CPU가 매번 가상 주소를 변환할 때마다 페이지 테이블을 접근하면 메모리 접근 횟수가 증가하여 성능이 크게 저하된다. TLB는 이러한 오버헤드를 줄이기 위해, 최근에 사용된 페이지 테이블 엔트리(PTE)를 고속의 SRAM으로 구성된 작은 캐시에 저장한다.

TLB는 일반적으로 가상 페이지 번호(VPN)와 해당하는 물리 프레임 번호(PFN), 그리고 페이지 보호 비트(읽기/쓰기/실행 권한) 등의 정보를 하나의 엔트리로 저장한다. CPU가 가상 주소를 생성하면, 먼저 TLB 내부에서 해당 VPN을 병렬로 검색한다. 만약 VPN과 일치하는 엔트리가 TLB에 존재하면(TLB 히트), TLB는 즉시 PFN을 제공하여 물리 주소를 완성하고, 주 메모리 상의 페이지 테이블을 참조하지 않는다. 이 과정은 일반적으로 1사이클 내에 완료되어 주소 변환 속도를 극적으로 향상시킨다.

이러한 주소 변환 캐싱 메커니즘은 지역성의 원리(특히 시간 지역성)에 기반한다. 한번 접근된 페이지는 가까운 미래에 다시 접근될 가능성이 높기 때문에, 그 변환 정보를 TLB에 보관하는 것이 효율적이다. 결과적으로, 대부분의 메모리 접근은 페이지 테이블보다 훨씬 빠른 TLB를 통해 주소 변환이 이루어지며, 이는 현대 운영체제와 CPU의 성능을 보장하는 필수적인 요소이다.

TLB에 필요한 가상 주소에서 물리 주소로의 변환 정보가 존재하는 경우를 TLB 히트라고 한다. 이 경우, CPU는 매우 빠르게 캐싱된 변환 결과를 사용하여 메모리에 접근할 수 있다. TLB 히트는 메모리 접근 성능을 극대화하는 핵심 요소이다.

반대로, 요청된 가상 주소에 대한 변환 정보가 TLB에 없는 경우를 TLB 미스라고 한다. TLB 미스가 발생하면, 시스템은 주소 변환을 완료하기 위해 더 느린 주 메모리에 상주하는 전체 페이지 테이블을 탐색해야 한다. 이 과정을 페이지 테이블 워크라고 한다. 페이지 테이블 워크는 추가적인 메모리 접근을 필요로 하므로, TLB 히트에 비해 상당한 성능 저하를 초래한다.

TLB 미스 처리 후, 새로 찾은 가상-물리 주소 변환 매핑은 일반적으로 TLB에 저장된다. 이는 향후 동일한 가상 주소에 대한 접근 시 TLB 히트가 발생하도록 하기 위함이다. TLB는 용량이 제한되어 있으므로, 새로운 항목을 저장할 공간이 부족하면 기존 항목 중 하나를 교체해야 한다. 이때 사용되는 교체 알고리즘으로는 LRU나 무작위 선택 방식 등이 일반적이다.

TLB의 성능은 히트율로 평가된다. 히트율은 전체 메모리 접근 중 TLB 히트가 발생한 비율을 의미한다. 높은 히트율은 대부분의 주소 변환이 빠른 TLB에서 처리됨을 의미하며, 이는 전체 시스템 성능에 긍정적인 영향을 미친다. 히트율은 실행되는 프로그램의 참조 지역성에 크게 의존한다.

TLB는 가상 주소를 물리 주소로 변환하는 항목을 저장하는 고속 캐시이다. 이 항목들을 저장하고 검색하는 방식, 즉 매핑 방식에 따라 성능과 하드웨어 복잡도가 달라진다. 주로 사용되는 두 가지 방식은 완전 연관 매핑과 집합 연관 매핑이다.

완전 연관 매핑 방식에서는 TLB 내의 어떤 빈 슬롯에도 새로운 변환 항목을 자유롭게 저장할 수 있다. 검색 시에는 입력된 가상 주소의 일부(태그)를 TLB 내의 모든 항목과 동시에 비교하여 일치하는 항목을 찾는다. 이 방식은 저장 위치에 제한이 없어 공간 활용도가 높지만, 모든 항목을 병렬로 비교해야 하므로 하드웨어(비교기)가 복잡해지고 전력 소모가 크다는 단점이 있다. 따라서 항목 수가 적은 소규모 TLB에 주로 적용된다.

반면, 집합 연관 매핑 방식은 TLB를 여러 개의 집합으로 나누고, 각 집합은 고정된 수의 항목(예: 2-way, 4-way)을 포함한다. 가상 주소의 일부 비트를 사용하여 특정 집합을 선택한 후, 그 집합 내의 몇 개의 항목만 비교하여 원하는 항목을 찾는다. 이는 완전 연관 매핑의 유연성과 직접 매핑의 단순함을 절충한 방식이다. 하드웨어 복잡도와 전력 소모가 완전 연관 매핑보다 낮으면서, 직접 매핑보다는 충돌 가능성이 적어 현대 대부분의 CPU TLB에서 채택하는 방식이다.

TLB는 종종 접근하는 데이터의 유형에 따라 명령 TLB와 데이터 TLB로 구분되어 구현된다. 이는 하버드 아키텍처의 영향을 받은 설계로, CPU의 파이프라인 효율성을 높이고 명령어와 데이터에 대한 주소 변환 요청이 동시에 발생하는 상황에서의 충돌을 방지하기 위함이다.

명령 TLB는 프로그램 카운터가 가리키는 다음 실행할 명령어의 가상 주소를 변환할 때 사용된다. 반면, 데이터 TLB는 명령어 실행 중 메모리에서 데이터를 로드하거나 저장할 때 발생하는 데이터 접근의 가상 주소 변환을 담당한다. 두 TLB는 물리적으로 분리된 하드웨어 유닛으로 존재할 수 있으며, 각각의 변환 색인을 독립적으로 관리한다.

이러한 분리는 성능상의 이점을 제공한다. 명령어 페치는 일반적으로 순차적 패턴을 보이는 반면, 데이터 접근은 더 불규칙할 수 있다. 별도의 TLB를 두면 서로 다른 접근 패턴에 최적화된 매핑 구조를 가질 수 있으며, 명령어 페치와 데이터 연산이 병렬로 이루어질 때 TLB 접근 포트에 대한 경합이 줄어든다. 현대의 많은 마이크로프로세서는 이 두 유형의 TLB를 모두 포함하고 있으며, 때로는 크기나 연관도 설정에서 차이를 두기도 한다.

일부 간단한 또는 초기 설계의 프로세서는 통합 TLB를 사용하여 명령과 데이터 변환을 하나의 구조에서 처리하기도 한다. 그러나 고성능 CPU 아키텍처에서는 명령 TLB와 데이터 TLB를 분리하는 것이 일반적이다.

TLB 플러시(TLB flush)는 TLB에 저장된 모든 또는 특정 가상 주소와 물리 주소 간의 변환 정보를 무효화하거나 제거하는 작업을 의미한다. 이 작업은 페이지 테이블의 내용이 변경되어 기존의 변환 정보가 더 이상 유효하지 않게 될 때 수행되어야 한다. 운영체제는 컨텍스트 스위칭이 발생하거나, 프로세스가 종료되거나, 페이지 테이블 엔트리가 업데이트될 때 TLB 플러시를 실행한다.

TLB 플러시는 여러 수준에서 이루어질 수 있다. 전체 플러시(Full Flush)는 TLB의 모든 엔트리를 무효화하는 방식으로, 간단하지만 이후의 모든 메모리 접근이 초기 TLB 미스 상태가 되어 성능 저하를 초래할 수 있다. 선택적 플러시(Selective Flush) 또는 주소공간 식별자(ASID)를 활용한 플러시는 특정 프로세스에 속한 엔트리만 무효화하는 방식이다. ASID를 사용하면 컨텍스트 스위칭 시 전체 TLB를 비우지 않고도 프로세스 간 주소 변환 정보를 분리하여 유지할 수 있어 성능 오버헤드를 크게 줄인다[2].

가상화 환경에서는 게스트 운영체제가 TLB를 직접 관리할 수 없기 때문에, 하이퍼바이저가 TLB 플러시를 에뮬레이션하거나, 하드웨어 지원 기능(예: Intel의 VPID, AMD의 ASID)을 통해 오버헤드를 최소화한다. 불필요한 TLB 플러시는 시스템 성능을 저하시키는 주요 원인 중 하나이므로, 현대 프로세서와 운영체제는 이를 최소화하기 위한 다양한 최적화 기법을 구현한다.

TLB는 가상 메모리 주소를 물리 메모리 주소로 변환하는 매핑 정보를 캐싱하므로, 이 정보가 항상 정확하고 최신 상태를 유지해야 한다. 이는 페이지 테이블의 내용이 변경될 때 TLB에 캐시된 오래된 엔트리가 시스템에 잘못된 주소 변환을 제공하지 않도록 하기 위함이다.

TLB 일관성 문제는 주로 다음과 같은 상황에서 발생한다. 첫째, 운영체제가 페이지 테이블 엔트리를 무효화하거나 수정할 때이다. 예를 들어, 페이지를 스왑 아웃시키거나, 페이지의 보호 비트를 변경하거나, 프로세스가 종료될 때 해당 프로세스의 매핑을 제거하는 경우가 이에 해당한다. 둘째, 다중 프로세서 시스템에서 한 프로세서가 페이지 테이블을 업데이트하면, 다른 프로세서의 TLB에는 여전히 구매핑 정보가 남아 있을 수 있다.

이러한 일관성을 유지하기 위한 주요 방법은 다음과 같다.

최신 프로세서 아키텍처는 하드웨어적 지원을 통해 일관성 유지 오버헤드를 줄인다. 일부 시스템은 TLB 쇼트다운 메커니즘을 구현하여, 프로세서가 페이지 테이블을 수정하는 동안 다른 프로세서의 관련 TLB 조회를 자동으로 차단한다. 또한, 가상화 환경에서는 게스트 운영체제의 TLB 관리와 하이퍼바이저의 TLB 관리 간의 일관성 유지가 추가적인 복잡성을 야기하며, 중첩 페이지 테이블(NPT) 또는 확장 페이지 테이블(EPT)과 같은 하드웨어 지원이 이를 해결하는 데 중요한 역할을 한다.

TLB 미스가 발생하면, 가상 주소에서 물리 주소로의 변환을 위해 페이지 테이블을 메모리에서 조회해야 하는 추가 작업이 필요해진다. 이 과정은 일반적으로 다음과 같은 단계를 거친다.

1. MMU가 페이지 테이블의 베이스 주소(CR3 레지스터 등)를 확인한다.

2. 페이지 테이블의 계층 구조(예: 4단계 페이지 테이블)를 따라, 각 단계의 페이지 테이블 엔트리(PTE)를 메모리에서 순차적으로 읽어들인다.

3. 최종적으로 원하는 물리 주소를 찾아 TLB에 새로운 항목으로 저장(채움)한다.

4. 원래의 메모리 접근 명령을 재시도하여 완료한다.

이러한 일련의 작업은 여러 번의 메모리 접근을 수반하며, 이는 CPU의 파이프라인을 중단(stall)시키고 성능 저하를 초래한다. TLB 미스 처리 오버헤드는 페이지 테이블 구조의 깊이와 메모리 접근 지연 시간(메모리 레이턴시)에 직접적으로 영향을 받는다.

TLB 미스의 빈도와 그에 따른 오버헤드는 워크로드의 특성에 크게 의존한다. 참조 지역성이 낮은 프로그램, 즉 메모리를 넓고 불규칙하게 접근하는 경우 TLB 미스율이 높아진다. 또한 사용되는 메모리 공간의 크기(워킹 셋)가 TLB의 총 용량을 초과할 때도 미스가 빈번히 발생한다.

이 오버헤드를 완화하기 위해 현대 프로세서는 하드웨어 페이지 테이블 워커를 내장하여 미스 처리를 가속하거나, 운영체제가 대용량 페이지를 활용하여 변환 항목 수를 줄이는 등의 최적화 기법을 사용한다.

대용량 페이지를 활용하는 것은 TLB 미스율을 줄이고 메모리 접근 성능을 개선하는 중요한 기법이다. 일반적인 페이지 크기(예: 4KB)를 사용할 때, 넓은 주소 공간을 다루면 페이지 테이블 항목 수가 급증하여 TLB 커버리지가 떨어지고 미스가 빈번히 발생한다. 이를 완화하기 위해 메모리 관리 유닛(MMU)과 운영체제는 더 큰 크기의 페이지(예: 2MB, 1GB)를 지원하며, 이를 대용량 페이지(Huge Page) 또는 거대 페이지라고 부른다.

대용량 페이지를 사용하면 동일한 물리 메모리 영역을 매핑하는 데 필요한 페이지 테이블 항목의 수가 크게 줄어든다. 예를 들어, 1GB의 메모리 영역을 4KB 페이지로 매핑하려면 262,144개의 항목이 필요하지만, 2MB 대용량 페이지로는 512개, 1GB 페이지로는 단 1개의 항목만 필요하다. 결과적으로 TLB에 적재할 수 있는 매핑 정보의 가상 메모리 범위가 확장되어 TLB 히트율이 향상되고, 페이지 테이블 워크를 위한 메모리 접근 횟수도 감소한다.

이 기법은 특히 대용량의 연속된 메모리를 요구하는 데이터베이스(DBMS), 과학기술 계산, 가상머신(가상화)과 같은 워크로드에서 성능 향상 효과가 두드러진다. 그러나 대용량 페이지는 메모리를 더 조각화시킬 수 있고, 할당 및 관리가 일반 페이지보다 복잡하며, 모든 애플리케이션에 적합하지는 않다. 따라서 운영체제는 애플리케이션의 요청에 따라 또는 자동으로(Transparent Huge Pages) 대용량 페이지를 할당하는 정책을 제공한다.

TLB의 설계와 성능은 CPU의 마이크로아키텍처에 따라 상당한 차이를 보인다. 주요 x86 아키텍처와 ARM 아키텍처는 각각의 역사와 설계 철학에 맞춰 TLB를 구현해 왔다.

인텔과 AMD의 x86 CPU는 일반적으로 대용량의 TLB와 복잡한 멀티레벨 구조를 특징으로 한다. 예를 들어, 인텔의 코어 i7 시리즈는 L1 명령 TLB와 데이터 TLB를 분리하고, L2 TLB는 공유하는 구조를 사용한다. 최신 아키텍처에서는 TLB 엔트리 수가 크게 증가했으며, 다양한 페이지 크기(4KB, 2MB, 1GB)를 지원하기 위해 별도의 엔트리 배열을 두는 경우가 많다. AMD의 젠 아키텍처도 유사하게 L1 TLB는 작고 빠르며, L2 TLB는 더 크고 느린 구조로 설계되어 성능과 효율성을 균형 있게 맞춘다.

반면, ARM 아키텍처는 전력 효율성과 간결한 설계를 중시한다. 초기 ARM 코어는 TLB 크기가 상대적으로 작았지만, 최신 코어텍스-A 시리즈는 고성능 애플리케이션을 위해 TLB 크기와 계층 구조를 강화했다. ARMv8 아키텍처는 4KB와 64KB 페이지 크기를 모두 지원하며, TLB 미스 처리를 위한 하드웨어 워크커(페이지 테이블 워크)를 선택적으로 구현할 수 있다. 이는 소비 전력과 성능 요구사항에 따라 설계자가 유연하게 선택할 수 있도록 한 특징이다.

다른 아키텍처도 고유한 접근 방식을 보인다. IBM의 POWER 프로세서는 매우 큰 페이지(16MB) 지원에 중점을 두어 TLB 범위를 확장하는 방식을 사용하며, MIPS 아키텍처는 소프트웨어 관리 TLB 방식을 전통적으로 채택해 운영체제가 TLB 미스 핸들러를 직접 처리하도록 했다[5].

멀티레벨 TLB는 현대 CPU 아키텍처에서 TLB의 용량과 속도 요구사항을 동시에 충족시키기 위해 도입된 계층적 설계 방식이다. 단일 레벨의 큰 TLB는 느릴 수 있고, 작고 빠른 TLB는 빈번한 미스를 유발할 수 있는 딜레마를 해결한다. 멀티레벨 TLB는 일반적으로 작고 빠른 L1 TLB와 더 크지만 상대적으로 느린 L2 TLB로 구성된다. 주소 변환 요청이 발생하면 먼저 가장 빠른 L1 TLB를 검색하고, 여기서 미스가 발생하면 다음 레벨의 TLB로 검색이 연쇄적으로 진행된다. 이는 캐시 메모리의 계층 구조와 유사한 원리로, 자주 접근하는 변환 정보는 빠른 계층에, 덜 자주 접근하는 정보는 큰 용량의 계층에 저장하여 전체적인 성능과 히트율을 극대화한다.

구체적인 구현은 아키텍처에 따라 다르다. 예를 들어, 인텔과 AMD의 x86-64 프로세서들은 일반적으로 두 개의 TLB 계층을 사용한다. L1 TLB는 명령과 데이터를 위한 소규모의 분리된 TLB(iTLB, dTLB)로 구성되어 초고속 변환을 제공한다. L2 TLB는 통합된 더 큰 TLB로, L1에서 미스된 변환을 처리한다. 일부 ARM 아키텍처나 고성능 서버 프로세서는 두 개를 넘는 더 많은 TLB 계층을 구현하기도 한다. 아래 표는 일반적인 멀티레벨 TLB 구조의 예를 보여준다.

이러한 설계는 TLB 미스로 인한 성능 저하를 줄이는 데 핵심적인 역할을 한다. 대부분의 메모리 접근은 L1 TLB에서 히트되어 빠르게 처리되고, L1 TLB의 제한된 용량으로 인해 발생할 수 있는 미스는 상당 부분 더 큰 L2 TLB에서 흡수된다. 결과적으로 최악의 경우인 페이지 테이블까지의 접근 횟수를 크게 줄일 수 있다. 멀티레벨 TLB는 가상 메모리 시스템의 효율성을 높이고, 대용량 메모리를 사용하는 애플리케이션과 가상화 환경에서 특히 중요한 성능 요소로 작동한다.

운영체제는 가상 메모리 시스템을 관리하는 주체로서, TLB의 효율적인 운영과 일관성 유지를 책임진다. 운영체제는 페이지 테이블의 구조와 위치를 정의하며, 이 정보는 TLB가 올바른 가상-물리 주소 변환을 수행하는 근간이 된다. 특히 컨텍스트 스위칭이 발생할 때, 운영체제는 새로 실행될 프로세스의 페이지 테이블 기준 주소(예: CR3 레지스터)를 로드하고, 필요에 따라 이전 프로세스의 TLB 항목들을 무효화(TLB 플러시)한다. 이는 다른 프로세스의 주소 공간이 혼동되지 않도록 하기 위한 필수 조치이다.

일부 현대 CPU 아키텍처와 운영체제는 성능 향상을 위해 ASID(Address Space Identifier)를 지원한다. ASID는 각 프로세스에 고유한 태그를 부여하여, TLB 항목이 여러 프로세스의 것이라도 공존할 수 있게 한다. 이렇게 하면 컨텍스트 스위칭 시 전체 TLB를 플러시할 필요가 줄어들어, 성능 저하를 크게 완화할 수 있다.

운영체제는 또한 TLB 미스 처리를 위한 핸들러를 제공한다. 사용자 프로세스가 TLB에 존재하지 않는 가상 주소에 접근하면 하드웨어가 TLB 미스 예외를 발생시키고, 제어권은 운영체제의 TLB 미스 핸들러로 넘어간다. 핸들러는 해당 가상 주소의 변환 정보를 페이지 테이블에서 조회하여 TLB에 채우고, 원래의 명령 실행을 재개한다. 이 과정은 소프트웨어(운영체제)와 하드웨어(MMU)가 긴밀하게 협력하는 대표적인 사례이다.

가상화 환경에서는 게스트 운영체제가 물리 메모리가 아닌 가상 메모리를 다루고, 이를 다시 하이퍼바이저가 실제 물리 메모리로 매핑하는 이중 주소 변환이 필요합니다. 이로 인해 TLB의 운영이 더욱 복잡해집니다. 게스트 운영체제의 가상 주소(GVA)는 게스트의 물리 주소(GPA)로 변환된 후, 최종적으로 실제 물리 주소(HPA)로 다시 변환되어야 합니다[6].

이러한 이중 변환을 효율적으로 처리하기 위해 현대 CPU는 중첩 페이징(예: 인텔의 EPT, AMD의 RVI)을 하드웨어로 지원합니다. 이 기술은 게스트의 페이지 테이블과 하이퍼바이저의 페이지 테이블을 조합한 최종 매핑 정보를 TLB에 직접 캐싱할 수 있게 합니다. 이를 통해 각 메모리 접근마다 두 번의 페이지 테이블 조회를 수행하는 오버헤드를 줄이고, TLB 히트 시 변환을 단 한 번에 완료할 수 있습니다.

하지만 가상화 환경에서는 TLB 일관성 유지와 TLB 플러시가 더 중요한 문제가 됩니다. 게스트 운영체제가 페이지 테이블을 갱신하고 TLB를 플러시하는 명령(예: x86의 INVLPG 또는 CR3 재로드)을 실행하면, 이는 게스트의 가상 TLB에만 영향을 줘야 합니다. 하이퍼바이저는 이러한 명령을 가로채어, 실제 물리 TLB에서 해당 게스트에 관련된 항목만 선택적으로 무효화하는 복잡한 처리를 수행해야 합니다. 처리에 실패하면 메모리 일관성이 깨질 수 있습니다.

이러한 복잡성으로 인해 TLB 미스의 처리 비용이 비가상화 환경보다 높을 수 있으며, 하드웨어 가상화 지원의 핵심 성능 요소 중 하나가 TLB의 효율적인 가상화입니다.

페이지 테이블은 프로세스의 가상 주소 공간과 물리 주소 공간 간의 매핑 정보를 저장하는 주 데이터 구조이다. 일반적으로 메인 메모리에 상주하며, 다단계 계층 구조를 가질 수 있다. 가상 주소를 물리 주소로 변환하기 위해서는 CPU가 이 페이지 테이블을 순회하며 최종적인 물리 프레임 번호를 찾아야 한다. 이 과정은 여러 번의 메모리 접근을 필요로 하므로, 순수하게 페이지 테이블만을 사용하는 주소 변환은 성능 저하를 초래한다.

TLB는 이러한 성능 문제를 해결하기 위해 도입된 특수한 고속 캐시이다. TLB는 최근에 사용되거나 자주 사용되는 페이지 테이블 항목, 즉 가상 페이지 번호와 물리 프레임 번호의 매핑을 저장한다. 따라서 CPU가 주소 변환을 요청할 때, 먼저 TLB를 검사한다. 필요한 변환 정보가 TLB에 존재하면(TLB 히트), 메모리에 있는 전체 페이지 테이블을 접근할 필요 없이 즉시 물리 주소를 얻을 수 있다. TLB는 페이지 테이블의 활성 부분에 대한 '요약본' 또는 '핫스팟 캐시' 역할을 한다.

두 구성 요소의 관계는 계층적이며 상호 보완적이다. TLB는 성능을 가속화하는 캐시 계층이고, 페이지 테이블은 완전하고 권위 있는 매핑 정보를 담는 백업 저장소이다. TLB의 내용은 페이지 테이블의 부분집합이며, TLB 미스가 발생했을 때만 페이지 테이블을 참조하여 필요한 매핑을 찾고, 그 결과를 TLB에 채운다. 운영체제가 페이지 테이블을 업데이트할 때(예: 페이지 스왑 아웃), 관련된 TLB 항목을 무효화하여 일관성을 유지해야 한다.

TLB와 캐시 메모리는 모두 CPU의 성능을 향상시키기 위해 사용되는 고속 버퍼 메모리이지만, 그 목적과 관리 방식에서 근본적인 차이점이 존재한다.

주요 차이점은 저장하는 정보의 종류와 목적에 있다. TLB는 가상 메모리 시스템에서 가상 주소를 물리 주소로 변환하기 위한 페이지 테이블 항목(즉, 주소 변환 정보)만을 캐싱하는 특수 목적의 캐시이다. 반면, 캐시 메모리는 주 메모리(RAM)에 저장된 실제 데이터(명령어나 데이터 값) 자체를 캐싱하는 일반 목적의 고속 메모리이다. 이는 TLB가 주소 변환의 속도를, 캐시가 데이터 접근의 속도를 각각 높이는 역할을 함을 의미한다.

아키텍처와 운영 측면에서도 차이가 나타난다. TLB 미스가 발생하면, 하드웨어 또는 운영체제(MMU)에 의해 페이지 테이블을 탐색하여 누락된 변환 정보를 채운다. 이 과정을 페이지 테이블 워크(Page Table Walk)라고 한다. 캐시 미스가 발생하면, 필요한 데이터 블록을 주 메모리에서 가져와 캐시 라인을 채운다. 또한, 문맥 교환(Context Switch)이 일어나면 새 프로세스의 가상 주소 공간이 이전과 완전히 달라지기 때문에 TLB의 대부분 또는 전체 항목이 무효화되어야 한다([7]). 반면 캐시 메모리는 프로세스 간 교환과 무관하게 데이터의 지역성에 기반하여 관리된다.

다음 표는 두 가지의 주요 특성을 비교하여 정리한다.