반도체 공정 (r1)

전공정은 웨이퍼 위에 트랜지스터와 같은 개별적인 반도체 소자를 형성하는 단계이다. 이 단계는 주로 실리콘 기판 표면에서 이루어지며, 게이트, 소스, 드레인 등 MOSFET의 핵심 구조를 만드는 과정을 포함한다. 전공정의 결과물은 전기적 기능을 가진 수많은 소자가 배열된 상태의 웨이퍼이다.

주요 공정으로는 산화 공정, 포토리소그래피, 식각, 이온 주입, 확산, 화학기계적연마 등이 있다. 먼저 산화 공정을 통해 게이트 산화막과 같은 절연층을 성장시키고, 포토리소그래피와 식각을 반복하여 미세한 회로 패턴을 형성한다. 이후 이온 주입과 확산 공정을 통해 도핑을 수행하여 소스와 드레인 영역을 만들고 전기적 특성을 조절한다.

전공정은 소자의 성능, 전력 소비, 집적도를 직접적으로 결정하는 매우 정밀한 공정이다. 따라서 공정 중 발생할 수 있는 결함과 오염을 최소화하기 위해 클린룸 환경에서 진행된다. 이 단계에서 형성된 소자들의 특성은 이후 후공정에서 이루어지는 금속 배선을 통해 연결되어 하나의 완성된 집적회로를 구성하게 된다.

후공정은 전공정을 통해 웨이퍼 상에 형성된 개별 트랜지스터와 같은 소자들을 서로 연결하여 하나의 완전한 집적회로를 만드는 단계이다. 이 공정은 주로 금속 배선과 층간 절연막 형성을 다루며, 회로의 전기적 연결과 신호 전달을 담당한다. 후공정의 핵심 목표는 수백만 개 이상의 소자들을 고밀도로, 신뢰성 있게 연결하면서도 신호 지연과 전력 소모를 최소화하는 것이다.

후공정의 주요 과정은 금속 배선 형성과 층간 절연막 형성의 반복으로 이루어진다. 먼저 화학기계적연마 공정으로 표면을 평탄화한 후, 화학기상증착이나 물리기상증착 기술을 이용해 절연막을 증착한다. 그 다음, 포토리소그래피와 식각 공정을 통해 절연막에 접촉 구멍과 배선 트렌치를 패터닝한다. 이 패턴에 따라 구리나 알루미늄과 같은 도전성 금속을 증착하고, 여분의 금속을 제거하여 평탄한 배선을 형성하는 담금질 공정이 이어진다. 이 과정이 다층 배선 구조를 만들 때까지 반복된다.

공정이 미세화됨에 따라 후공정의 난이도는 크게 증가했다. 배선 폭이 좁아지면서 발생하는 저항 증가와 신호 지연 문제를 해결하기 위해 구리 배선과 저유전율 절연막이 도입되었다. 또한, 배선 간 간격이 좁아지면서 발생하는 신호 간섭을 줄이기 위한 새로운 구조와 재료 연구가 활발히 진행되고 있다. 최근에는 팬아웃 패키지와 같은 고급 패키징 기술의 발전으로, 후공정과 패키징 공정의 경계가 모호해지는 추세이다.

후공정은 집적회로의 최종 성능과 신뢰성을 직접적으로 결정하는 중요한 단계이다. 복잡한 다층 배선 구조를 구현하는 기술은 반도체의 고집적화와 고성능화를 가능하게 하는 핵심 요소로 자리 잡고 있다.

패키징 및 테스트는 웨이퍼 공정이 완료된 후, 개별 반도체 칩을 외부 환경으로부터 보호하고 전기적 연결을 제공하며 최종적으로 기능과 신뢰성을 검증하는 단계이다. 이 단계는 제조된 칩을 실제 시스템에서 사용 가능한 완제품으로 만드는 데 필수적이다.

패키징 공정은 먼저 웨이퍼 테스트를 통해 각 다이의 기본 기능을 검사한다. 이후 다이싱 공정으로 웨이퍼를 개별 칩으로 분리하고, 기판 또는 리드프레임 위에 칩을 부착한다. 그 다음 와이어 본딩이나 플립칩 방식으로 칩의 패드와 외부 단자를 미세한 금속 선 또는 범프로 연결하여 전기적 신호 경로를 형성한다. 마지막으로 몰딩 공정을 통해 에폭시 수지 등의 재료로 칩을 밀봉하여 기계적 충격, 열, 습기로부터 보호한다.

최종 패키징이 완료되면 반도체 테스트가 수행된다. 이는 자동화 테스트 장비를 사용하여 각 패키지된 소자의 전기적 특성, 논리 기능, 작동 속도, 소비 전력 등을 포괄적으로 검증하는 과정이다. 고온, 저온, 고습 등 다양한 환경 조건에서의 신뢰성 테스트도 포함되어 불량품을 선별하고 제품의 품질을 보증한다.

최근 고성능 컴퓨팅과 모바일 기기의 요구에 따라 패키징 기술도 고도화되고 있다. 2.5D 패키징이나 3D 패키징과 같은 고급 패키징 기술은 여러 개의 이질적 칩을 하나의 패키지 내에 수직 또는 수평으로 집적하여 시스템 전체의 성능을 높이고 폼 팩터를 줄이는 데 기여하고 있다.

포토리소그래피는 반도체 제조 공정의 핵심 중 하나로, 웨이퍼 표면에 미세한 회로 패턴을 정밀하게 그려 넣는 기술이다. 이 공정은 사진 인화 기술의 원리를 차용하여, 빛을 이용해 포토레지스트라는 감광성 물질에 설계된 회로 패턴을 전사한다. 포토리소그래피의 정밀도는 반도체의 집적도와 성능을 직접적으로 결정하며, 공정 미세화의 가장 큰 관문으로 여겨진다.

포토리소그래피 공정은 크게 코팅, 노광, 현상의 세 단계로 이루어진다. 먼저 웨이퍼에 액체 상태의 포토레지스트를 균일하게 코팅한 후, 포토마스크에 새겨진 회로 패턴을 빛을 통해 레지스트에 노광시킨다. 이후 현상액을 사용하여 빛에 노출된 부분(혹은 노출되지 않은 부분)의 레지스트를 선택적으로 제거함으로써 최종적인 패턴을 얻는다. 이렇게 형성된 레지스트 패턴은 후속 식각이나 이온 주입 공정에서 보호막 또는 마스크 역할을 한다.

이 기술의 발전은 사용하는 빛의 파장과 관련이 깊다. 파장이 짧을수록 더 미세한 패턴을 구현할 수 있어, 과거 자외선에서 현재는 극자외선 리소그래피로 진화했다. 특히 EUV 리소그래피는 기존 광학식 노광기의 물리적 한계를 극복하고 수 나노미터 미만의 초미세 공정을 가능하게 하는 핵심 기술로 자리 잡았다. 포토리소그래피 공정의 성능은 해상도, 초점 심도, 처리량 등의 지표로 평가된다.

포토리소그래피 공정은 집적회로의 설계도를 실제 물리적 구조로 구현하는 첫 단계로서, 그 정확성과 균일성이 전체 반도체 수율을 좌우한다. 따라서 이 공정을 담당하는 노광기는 반도체 제조 장비 중에서도 가장 비싸고 복잡한 장비에 속하며, 관련 기술은 지속적인 연구 개발의 대상이 되고 있다.

식각 공정은 포토리소그래피 공정을 통해 포토레지스트에 형성된 회로 패턴을 따라, 그 아래에 있는 절연막이나 도체막 등의 박막을 선택적으로 제거하여 실제 회로 구조를 만들어내는 핵심 공정이다. 즉, 설계된 회로 패턴을 웨이퍼 위에 정밀하게 새기는 조각 과정에 해당한다.

식각 기술은 크게 습식 식각과 건식 식각으로 구분된다. 습식 식각은 화학적 용액을 사용하여 노출된 박막을 녹여 제거하는 방식으로, 질화막 제거 등 특정 공정에 사용된다. 반면, 현대의 고집적 반도체 제조에서는 주로 건식 식각이 사용된다. 건식 식각은 플라즈마를 이용해 활성화된 이종 화학종과 이온의 물리적, 화학적 충격으로 박막을 제거하는 방식으로, 높은 방향성과 정밀한 패턴 전사를 가능하게 한다.

식각 공정의 핵심 성능 지표는 식각 속도, 선택비, 균일도, 그리고 프로파일 제어 능력이다. 선택비는 목표로 하는 박막과 그 아래의 박막 또는 포토레지스트 마스크 사이의 식각 속도 비율을 의미하며, 이 값이 높을수록 원하지 않는 부분의 손상을 최소화할 수 있다. 특히 공정 미세화가 진행됨에 따라 애싱과 같은 고심비 구조를 정확히 구현하기 위한 식각 기술의 중요성이 더욱 커지고 있다.

증착은 반도체 웨이퍼 표면에 얇은 막을 형성하는 핵심 공정이다. 이 공정은 절연막, 도전성 막, 반도체 막 등 다양한 재료의 박막을 정밀하게 적층하여 집적회로의 구조를 만들어내는 데 필수적이다. 증착 방법은 크게 물리적 방법과 화학적 방법으로 나뉘며, 각각의 특성에 따라 공정에서 차별적으로 활용된다.

물리적 증착의 대표적인 방법은 스퍼터링이다. 이 방법은 아르곤과 같은 불활성 기체를 이온화시켜 타겟 물질을 충격하여 표면의 원자를 떼어내어 웨이퍼 위에 박막을 형성한다. 주로 알루미늄이나 구리와 같은 금속 배선층을 형성하는 데 널리 사용된다. 다른 물리적 방법으로는 열증착이 있으며, 이는 고진공 상태에서 재료를 가열하여 기화시킨 후 웨이퍼에 응축시키는 방식이다.

화학적 증착의 주요 방법은 화학기상증착이다. 이 공정은 기체 상태의 반응물을 웨이퍼 표면이나 근처에서 화학 반응시켜 고체 박막을 성장시킨다. 화학기상증착은 높은 단계 피복성과 우수한 막질을 제공하여 게이트 절연막이나 배선 간 절연층과 같은 복잡한 구조에 필수적이다. 그 중에서도 플라즈마를 활용하여 낮은 온도에서 고품질의 박막을 형성할 수 있는 플라즈마 강화 화학기상증착 기술은 미세 공정에서 중요성이 커지고 있다.

증착 공정의 정밀도와 균일성은 최종 반도체 소자의 성능과 수율을 직접적으로 결정한다. 따라서 공정 조건의 세밀한 제어와 새로운 재료 및 기술의 지속적인 개발이 이루어지고 있으며, 이는 나노기술과 재료공학의 발전과 밀접하게 연관되어 있다.

이온 주입은 반도체 웨이퍼의 특정 영역에 불순물 원자를 고에너지로 주입하여 그 부분의 전기적 특성을 의도적으로 변화시키는 공정이다. 이 공정을 통해 트랜지스터의 소스와 드레인 영역을 형성하거나, 웰 구조를 만들며, 임계 전압을 조절하는 등 집적회로의 기본적인 전기적 특성을 정의하는 핵심 역할을 한다.

공정은 이온 주입 장비 내에서 이루어진다. 먼저 주입할 불순물 원자(예: 인, 붕소, 비소 등)를 기체 상태로 공급하여 이온화시킨다. 생성된 이온은 전기장을 이용해 가속하여 고에너지를 얻은 후, 웨이퍼 표면에 충돌시켜 실리콘 결정 내부로 주입한다. 이온의 주입 깊과 농도는 가속 전압과 이온 빔의 투입량을 정밀하게 제어함으로써 결정된다.

이 기술은 확산 공정에 비해 훨씬 정밀한 불순물 농도와 주입 깊이 제어가 가능하며, 포토리소그래피로 정의된 패턴 영역에 선택적으로 도핑을 할 수 있다는 장점이 있다. 이를 통해 현대 나노 공정의 미세한 소자 구조 구현이 가능해졌다. 공정 후에는 주입된 이온으로 인해 손상된 실리콘 결정 구조를 복구하고 전기적으로 활성화시키기 위해 열처리(어닐링) 공정이 필수적으로 뒤따른다.

확산 공정은 반도체 웨이퍼 내에 불순물 원자를 주입하여 전기적으로 활성화된 영역을 형성하는 핵심적인 단계이다. 이 공정은 이온 주입과 함께 불순물 도핑을 수행하는 주요 방법으로, 고온의 열에너지를 이용해 불순물 원자가 실리콘 기판 내부로 스스로 퍼져나가도록 한다. 확산은 주로 비교적 깊은 접합을 형성하거나, 이온 주입으로 만들어진 얕은 영역을 추가로 확장시키는 데 사용된다.

확산 공정은 크게 예비 증착과 구동 확산의 두 단계로 나뉜다. 예비 증착 단계에서는 웨이퍼 표면에 고농도의 불순물 원자를 공급하여 표면 근처에 축적시킨다. 이후 구동 확산 단계에서는 고온의 열처리를 통해 이 불순물 원자가 기판 내부로 더 깊숙이 확산되도록 유도한다. 이 과정은 확산로라고 불리는 고온 진공 또는 불활성 가스 분위기의 로에서 이루어진다.

확산의 깊이와 농도 분포는 공정 온도, 시간, 그리고 사용되는 불순물 원소의 종류에 크게 의존한다. 주로 사용되는 불순물로는 n형 반도체를 만들기 위한 인이나 비소, p형 반도체를 만들기 위한 붕소 등이 있다. 확산 공정은 트랜지스터의 소스와 드레인 영역, 웰 형성, 그리고 기판 접촉 영역 등 다양한 구조를 만드는 데 필수적이다.

현대의 초미세 공정에서는 더 정밀한 제어가 가능한 이온 주입 기술이 확산을 대체하는 경우가 많다. 그러나 여전히 확산 공정은 특정 깊이와 프로필이 요구되는 경우나, 이온 주입 후의 활성화 및 손상 회복을 위한 열처리 과정에서 그 원리가 적용되고 있다. 이는 반도체 제조의 핵심 열처리 공정인 어닐링과도 깊은 연관이 있다.

화학기계적연마는 반도체 웨이퍼 표면을 평탄화하는 핵심 공정이다. 이 공정은 화학적 반응과 기계적 마모를 동시에 활용하여, 여러 층의 회로 패턴을 적층하는 과정에서 발생하는 표면의 요철을 제거한다. 집적회로의 다층 배선 구조가 복잡해지면서, 한 층의 불균일한 표면이 다음 층의 포토리소그래피 정밀도를 떨어뜨릴 수 있어 평탄화는 필수적이다. 화학기계적연마는 이러한 문제를 해결하여 고집적화를 가능하게 하는 기반 기술로 자리 잡았다.

화학기계적연마 공정은 회전하는 패드 위에 웨이퍼를 고정하고, 연마액을 공급하면서 웨이퍼를 가압하여 진행된다. 연마액에는 표면을 화학적으로 부드럽게 만드는 성분과 미세한 연마 입자가 포함되어 있다. 기계적인 마찰로 인한 물리적 제거와 화학적 반응에 의한 제거가 동시에 일어나며, 이를 통해 균일하고 매끄러운 표면을 얻을 수 있다. 공정 후에는 세정 공정을 통해 웨이퍼 표면에 남아 있을 수 있는 연마 입자와 오염물질을 완전히 제거한다.

이 기술은 특히 금속 배선 공정에서 구리 배선의 평탄화에 광범위하게 사용되며, 절연막 형성 후의 평탄화에도 적용된다. 공정의 정밀한 제어는 매우 중요한데, 연마 속도와 선택비를 조절하여 서로 다른 재료 층을 균일하게 제거해야 하기 때문이다. 화학기계적연마 기술의 발전은 공정 미세화와 더불어 3D 구조 반도체 구현에 있어서도 계속해서 중요한 역할을 하고 있다.

나노 공정 노드는 반도체 집적회로의 미세화 정도를 나타내는 척도이다. 이는 일반적으로 제조 공정에서 구현할 수 있는 최소 선폭, 즉 게이트 길이 또는 금속 배선 간격과 같은 핵심 치수를 의미하며, 단위는 나노미터(nm)를 사용한다. 공정 노드 숫자가 작을수록 더 미세한 패턴을 구현할 수 있어, 동일한 면적의 칩에 더 많은 트랜지스터를 집적할 수 있다. 이는 성능 향상과 전력 소비 절감의 핵심 동력이 된다.

역사적으로 인텔의 마이크로프로세서와 삼성전자, TSMC의 메모리 및 파운드리 공정 발전을 통해 공정 노드는 지속적으로 미세화되어 왔다. 1970년대 마이크로미터(μm) 단위에서 시작해 2000년대 초반 100nm 대를 돌파했으며, 2010년대 이후에는 10nm 미만의 극미세 공정 시대에 진입했다. 이 과정에서 포토리소그래피 기술의 진화, 특히 ArF 엑시머 레이저와 이머전션 리소그래피 기술이 핵심 역할을 했다.

현재 나노 공정 노드 경쟁은 3nm, 2nm 대로 이어지고 있으며, 물리적 한계에 부딪히면서 단순한 선폭 축소만으로는 한계가 나타나고 있다. 이에 따라 트랜지스터 구조를 평면에서 3차원으로 전환하는 FinFET이나 게이트 올라운드(GAA)와 같은 신구조 도입, 그리고 새로운 반도체 소재 연구가 병행되고 있다. 또한 공정 노드 명칭이 더 이상 단일 물리적 치수를 지시하지 않고 마케팅적 성격을 띠는 경우도 많아지고 있다.

EUV 리소그래피는 극자외선을 광원으로 사용하는 차세대 포토리소그래피 기술이다. 기존의 아르곤 플루오라이드 레이저를 사용하는 딥 얼트라바이올렛 공정이 가진 물리적 한계를 극복하고, 10나노미터 미만의 반도체 공정 미세화를 실현하기 위한 핵심 기술로 부상했다. 이 기술은 파장이 13.5나노미터에 불과한 극자외선을 이용해 웨이퍼에 미세한 회로 패턴을 정밀하게 새길 수 있다.

EUV 리소그래피 시스템의 핵심은 극자외선 광원을 생성하고 이를 집속하는 기술이다. 주로 레이저 생성 플라즈마 방식을 사용하며, 고속의 주석 액적에 강력한 레이저를 조사해 고온의 플라스마를 만들어 극자외선을 방출시킨다. 생성된 빛은 특수한 멀티레이어 미러로 구성된 광학 시스템을 통해 반사되고 집속되어 포토레지스트가 코팅된 웨이퍼에 조사된다. 이 과정은 진공 상태에서 이루어져야 하며, 모든 광학 부품은 극도로 정밀하게 제작되어야 한다.

이 기술의 상용화는 수십 년에 걸친 연구 개발 끝에 이루어졌으며, ASML이 유일한 장비 공급사로 자리 잡았다. EUV 리소그래피의 도입으로 파운드리와 IDM 기업들은 7나노미터, 5나노미터, 3나노미터 등의 첨단 공정 노드로의 이전을 가속화할 수 있게 되었다. 특히 고대역폭 메모리 및 최신 마이크로프로세서 제조에 필수적인 기술이 되었다.

그러나 EUV 공정은 막대한 장비 비용과 복잡한 공정 제어, 낮은 처리량이라는 과제를 안고 있다. 또한 극자외선을 흡수하는 기존의 투명 렌즈를 사용할 수 없어 반사식 광학 시스템을 채택해야 하며, 이로 인해 시스템 설계가 매우 복잡해졌다. 이러한 한계를 극복하고 생산성을 높이기 위한 지속적인 연구 개발이 진행되고 있다.

평면 구조의 MOSFET이 공정 미세화의 한계에 직면하면서, 소자의 성능을 유지하고 전력 누설을 줄이기 위해 소자 구조를 수직 방향으로 확장하는 3D 구조가 도입되었다. 대표적인 예로 FinFET이 있으며, 이는 채널 영역을 수직으로 세워 게이트가 세 방향에서 채널을 감싸는 '핀' 구조를 가진다. 이 구조는 게이트의 채널 제어력을 높여 누설 전류를 효과적으로 억제하고, 동일한 면적에서 더 높은 구동 전류를 얻을 수 있게 하여 성능과 전력 효율을 동시에 개선한다. FinFET은 20nm대 이후의 첨단 논리 반도체 공정의 주류 구조로 자리 잡았다.

공정 노드가 더욱 미세화되면서 FinFET 구조도 물리적 한계에 도달함에 따라, 차세대 구조로 게이트 올라운드가 주목받고 있다. GAA는 채널을 나노와이어 또는 나노시트 형태로 형성하고, 게이트가 채널을 완전히 둘러싸는 구조이다. 이는 FinFET보다 더 우수한 게이트 제어력을 제공하여 전력 효율을 극대화하고, 채널 폭을 조절하기 쉬워 설계 유연성을 높인다는 장점이 있다. 주요 파운드리 업체들은 3nm 또는 2nm급 공정부터 GAA 구조를 도입하여 반도체 성능의 새로운 지평을 열고 있다.

이러한 3D 구조의 발전은 단순한 소자 구조의 변화를 넘어 반도체 공정 전반에 걸친 혁신을 요구한다. 복잡한 3차원 구조를 정밀하게 제조하기 위해서는 원자층 증착, 에칭 기술의 고도화가 필수적이며, 이를 위한 공정 설계 키트와 설계 규칙도 함께 진화해야 한다. 또한, 메모리 반도체 분야에서도 수직 적층 구조를 채택한 3D 낸드 플래시가 대표적인 3D화 사례로, 집적도 증대의 핵심 기술이 되었다.

설계 규칙은 반도체 회로의 물리적 레이아웃을 설계할 때 지켜야 하는 일련의 제한 조건과 기준을 말한다. 이는 특정 반도체 공정 기술로 제조 가능한 패턴을 정의하며, 집적회로 설계자와 파운드리 공정 엔지니어 간의 핵심적인 인터페이스 역할을 한다. 설계 규칙은 공정의 물리적 한계, 즉 포토리소그래피 장비의 해상도나 식각 정밀도, 층간 정렬 오차 등을 반영하여, 설계된 칩이 실제 제조 과정에서 높은 수율로 생산될 수 있도록 보장한다.

주요 규칙은 최소 선폭, 최소 선 간격, 최소 접촉 구멍 크기, 층간 오버랩 마진 등으로 구성된다. 예를 들어, 특정 공정 노드에서 금속 배선의 최소 폭과 인접 배선 사이의 최소 거리는 명확히 규정된다. 이러한 규칙을 위반하면 제조 과정에서 단락이나 개방 회로와 같은 결함이 발생하거나, 신호 간 간섭으로 인해 성능과 신뢰성이 저하될 수 있다. 따라서 EDA 도구는 설계 과정에서 설계 규칙 검사를 자동으로 수행하여 위반 사항을 사전에 찾아낸다.

설계 규칙은 공정이 미세화됨에 따라 지속적으로 진화한다. 더 작은 공정 노드로 이동할수록 규칙은 더욱 엄격하고 복잡해진다. 예를 들어, 나노 공정에서는 광 근접 효과 보정이나 더블 패터닝 같은 기술을 활용하기 위한 특수한 규칙이 추가된다. 이는 단순한 기하학적 치수 규정을 넘어, 공정 변동성을 관리하고 제조 가능성을 극대화하기 위한 정교한 지침으로 발전하고 있다.

결국 설계 규칙은 반도체 설계와 제조를 연결하는 필수적인 다리이다. 이 규칙을 통해 설계자는 공정의 물리적 제약 내에서 최적의 성능, 면적, 전력 소비를 갖는 칩을 창의적으로 설계할 수 있으며, 제조사는 일관된 품질과 높은 생산 수율을 달성할 수 있다.

공정 설계 키트는 반도체 설계자가 특정 파운드리의 제조 공정을 사용하여 집적회로를 설계할 때 필요한 모든 기술 데이터와 규칙, 도구 라이브러리를 통합한 패키지이다. EDA 도구와 제조 공정 사이의 필수적인 인터페이스 역할을 하며, 설계된 회로가 실제 웨이퍼 상에서 정확하게 구현되고 의도한 성능을 발휘할 수 있도록 보장한다. PDK 없이는 반도체 설계와 제조 간의 간극을 메울 수 없다.

PDK의 핵심 구성 요소는 크게 세 가지로 구분된다. 첫째는 공정의 물리적 특성을 정의하는 기술 파일로, 각 공정 층의 두께, 저항, 커패시턴스 등의 파라미터를 포함한다. 둘째는 설계 규칙 검사 파일로, 제조 가능성을 위해 지켜야 하는 최소 선폭, 간격, 오버랩 등의 기하학적 규칙을 명시한다. 셋째는 회로 시뮬레이션을 위한 SPICE 모델 라이브러리로, 트랜지스터 및 기타 소자의 전기적 동작 특성을 수학적으로 모델링한다.

이러한 PDK 구성 요소들은 설계 작업 흐름에 직접 통합된다. 설계자는 캐드 도구에서 PDK가 제공하는 표준 셀, I/O 셀, 메모리 컴파일러 등의 심볼과 레이아웃을 사용하여 회로를 설계하고, 설계 규칙 검사와 시뮬레이션을 반복하며 검증한다. 결과적으로 PDK는 설계의 정확성과 첫실성을 높여 개발 시간과 비용을 절감하는 데 결정적인 기여를 한다.

PDK는 공정 노드가 미세화되고 FinFET, GAA 같은 3D 구조가 도입됨에 따라 그 복잡성이 급격히 증가하고 있다. 특히 멀티팩터리 환경에서 여러 파운드리의 공정을 활용하는 설계가 늘어남에 따라, 서로 다른 PDK 간의 호환성과 표준화도 중요한 과제로 부상하고 있다.

파운드리는 반도체 설계와 제조를 분리하는 비즈니스 모델로, 자체적으로 반도체를 설계하지 않고 고객인 팹리스 기업이나 IDM으로부터 위탁받은 설계 데이터를 바탕으로 웨이퍼 가공 및 집적회로 제조를 전문적으로 수행하는 기업을 의미한다. 이 모델은 반도체 산업의 수직적 분업 구조를 대표하며, 막대한 설비 투자와 첨단 기술 집약적 특성을 가진 제조 부문을 전문화한다.

주요 파운드리 기업들은 첨단 포토리소그래피 장비와 클린룸 시설을 구축하여 고객사로부터 제공받은 GDSII 형식의 회로 패턴 데이터를 실제 반도체 칩으로 구현한다. 그들은 다양한 고객의 요구에 맞춰 로직 반도체, 아날로그 반도체, RF 칩 등 다양한 제품을 생산하며, 공정 기술 라이브러리와 공정 설계 키트를 제공하여 고객의 설계 작업을 지원한다.

이 비즈니스 모델의 등장으로 인해 팹리스 기업들은 자본 집약적인 파브 건설 및 운영 부담 없이 혁신적인 반도체 설계에 집중할 수 있게 되었다. 이는 특히 무선 통신과 모바일 컴퓨팅 분야의 급속한 발전을 촉진하는 데 기여했다. 세계 시장은 소수의 선도 기업들이 주도하고 있으며, 이들은 지속적인 공정 미세화 경쟁을 통해 나노 공정 노드를 선도하고 있다.

IDM은 Integrated Device Manufacturer의 약자로, 반도체 산업에서 설계, 제조, 판매까지 모든 과정을 자체적으로 수행하는 수직 통합형 사업 모델을 가진 기업을 지칭한다. 이들은 자체 파운드리를 보유하고 있으며, 주로 자사 브랜드의 반도체 제품을 생산하여 시장에 공급한다. 전통적인 반도체 산업의 주류 형태였으며, 대규모 자본 투자와 광범위한 기술 역량을 필요로 한다.

주요 IDM 기업으로는 인텔, 삼성전자, SK하이닉스, 텍사스 인스트루먼트, 인피니온 테크놀로지스 등이 있다. 특히 메모리 반도체 시장은 삼성전자와 SK하이닉스 같은 IDM 기업들이 주도하고 있다. 이들 기업은 자체 연구개발을 통해 고유의 공정 기술을 발전시키고, 이를 바탕으로 마이크로프로세서, D램, 낸드 플래시 등 다양한 제품 포트폴리오를 구축한다.

IDM 모델의 장점은 설계와 제조 공정을 통합함으로써 최적화된 성능의 제품을 개발할 수 있고, 기술 기밀 유지가 용이하다는 점이다. 또한, 제품 개발 주기의 전 과정을 내부에서 통제할 수 있어 시장 변화에 대한 대응이 신속할 수 있다. 그러나 최첨단 파운드리를 유지하기 위한 막대한 설비 투자 비용과 기술 개발 리스크를 전적으로 감당해야 한다는 부담이 따른다.

현대 반도체 산업에서는 설계 전용 기업인 팹리스와 순수 제조 전문 기업인 파운드리가 분업화되면서, IDM 기업들도 일부 공정을 외부 파운드리에 위탁하는 등 비즈니스 모델을 유연하게 변화시키고 있다. 예를 들어, 인텔은 자체 IDM 체제를 유지하면서도 일부 제품의 생산을 TSMC와 같은 외부 파운드리에 의뢰하기도 한다.

반도체 장비 및 재료 업체는 반도체 제조의 핵심 인프라를 제공하는 산업군이다. 이들은 파운드리나 IDM과 같은 반도체 제조사에 웨이퍼를 가공하는 데 필요한 첨단 장비와 고순도의 화학 재료를 공급한다. 이들의 기술력은 반도체 공정 미세화의 한계를 돌파하는 데 직접적인 영향을 미치며, 따라서 반도체 산업 생태계에서 매우 중요한 위치를 차지한다. 특히 포토리소그래피 장비나 화학기계적연마용 슬러리와 같은 핵심 품목은 기술적 진입 장벽이 매우 높아 시장이 소수의 글로벌 기업에 집중되는 특징을 보인다.

주요 장비 분야에는 포토리소그래피 장비, 식각 장비, 증착 장비, 이온 주입 장비, 검사 및 계측 장비 등이 있다. 각 공정 단계마다 전문 장비 업체가 존재하며, 특히 미세 패턴 형성을 담당하는 포토리소그래피 장비는 공정의 최소 선폭을 결정하는 가장 핵심 장비로 꼽힌다. 반도체 재료는 크게 실리콘 웨이퍼, 포토공정용 포토레지스트, CMP 슬러리, 식각 및 세정용 특수가스, 전해구리 도금액, 그리고 최종 패키징에 사용되는 기판과 봉지 수지 등으로 구분된다. 이러한 재료는 극도의 순도와 일관된 품질이 요구된다.

이 분야는 높은 연구개발 투자와 기술 집약적 특성으로 인해 강한 선점 효과가 나타난다. 제조사는 일단 특정 장비나 재료로 공정 라인을 구축하면 호환성과 안정성 문제로 인해 공급업체를 쉽게 변경하기 어렵다. 이로 인해 장비 및 재료 시장은 공급자 측에 강한 협상력이 생기며, 장기적인 파트너십이 중요한 산업 구조를 형성한다. 또한, 최신 공정으로의 전환마다 새로운 장비와 재료가 필요하기 때문에, 반도체 산업의 경기 변동과 기술 발전 주기에 매우 민감하게 반응한다.